總結一下AMD CPU的信息

和AMD的確無緣，在拿到Day1 的大禮包之后，我就上交了筆記本，只是在AMD connection中看了一些內(nèi)網(wǎng)的信息，但是因為實在對AMD的CPU不熟悉，也沒搞明白啥。

近來在AMD的平臺上需要搞搞性能提升，因此看了看AMD的CPU的相關信息，之后就一發(fā)而不可收拾，自己總結了一下AMD CPU的信息，這個權當沒有機會參加的AMD的new hire 培訓了。

本篇從AMD的CPU的崛起開始，以AMD的ZEN架構為主線，先看一下AMD的整體情況。

架構從Zen開始，到Zen+/Zen2/Zen3/Zen3+/Zen4/Zen4C(D)/Zen5/Zen6 基本已經(jīng)很整齊了。很多Xilinx的同學如果轉AMD CPU，基本可以做到退休了。

從GF14開始，現(xiàn)在全面轉向TSMC，基本上基于Core Die 和IO Die的整合模式。在Zen2/3的時候，需要使用GF的IO Die，這個還說得過去。在Zen4 的時代，全面轉向TSMC，core die是5nm，而IO die是6nm。感覺這個io die之后越來越大的話，可能和core die 一樣，放多個。反正AMD的CPU 自己就可以做NUMA 分割，從1到2到4， 在12 core die的時代還是NPS4。說不定后面出現(xiàn)NPS6/8.

從core的架構上，Zen從GF轉到TSMC之后，微架構上變化不大了，主要的變化就在玩弄IO Die的DDR 控制器和LL Cache，已經(jīng)加上了 GPU的APU， 還有就是最近比較熱的3D Vcache，Milian-X 可以支持8X （32M （core die）+ 64M（Vcache)）=784M 的L3 cache，這個估計Intel要哭死了。當然還有上個星期傳出來的Xilinx 的AIE 引擎， 我對于Xilinx在AI方面的投入一直是持否定態(tài)度的，對于這個AIE+IODie +Core Die 我謹慎樂觀。

從Zen2 開始，io die也分Client 和 Server 兩類，這個估計以后會一直分下去，兩種IO Die的主要不同應該在DDR 控制器和PCIE 接口上，以后會有更大的不同?.

從Die size上看，毫無疑問IO die是整個封裝中最大的了，實在有點驚詫Zen的core 的size居然如此之小，core die里面的2/3應該都是cache 了。

Zen+和Zen3+都類似于Intel的tock，架構不改，改工藝。但是Zen3+其實更像一個雞肋，只有6000系列。

后面就是另一個比較復雜的信息了，codename，和Intel的lake不同，AMD對于意大利是比較執(zhí)著的。

這個里面基本上涵蓋了AMD的主要CPU的產(chǎn)線。

Embedded的CPU 的命運比較搓了，好像轉了TSMC之后就沒有了。在Zen的時候感覺有好多。

Zen3 有一個HPC定制款，據(jù)說是加了AI的功能，應該是AVX-512和BF16之類的支持，如果以后把AIE加進去，我先呵呵了。

從產(chǎn)品的排布來看，Zen 和Zen2的差別要比Zen2 和Zen3的差別大，對于Zen3和Zen4的差別，這個后面等著更多的產(chǎn)品信息泄露吧。

對于AMD的產(chǎn)品，初看還是比較亂的，但是如果把握市場，還是很清晰的。

Desktop

這個可以看到Entry-level主要是給筆記本這類的，往往會包含GPU，core die的數(shù)量只有1個，甚至有一些都是單die的。

而High-end的CPU的core數(shù)量和Server基本上可以相等，但是后面的Threadripper真的會到96Core 嗎？

Server

最早的熱那亞傳說是128core，現(xiàn)在基本上應該是96 core，估計是看Intel落后太多，也要擠擠牙膏了。

PCIE5.0+DDR5應該是標配了，雖然DDR5的高價給了Intel ice lake的機會，但是該來還會來的。后面AMD的Server CPU會增加啥功能，估計應該像Intel一樣增加Ethernet接口了。否則，在PCIE5 待上3代，有點無聊。

這個圖基本上把Ryzen和EPYC的都放進來了，整個圖就說明一件事，都是TSMC，而且目前Chiplets的路應該是定局了。

今天的總結到此，目前對于AMD的產(chǎn)品有了一定的了解了。后面需要從CPU的微架構，cache/memory 以及data flow 來細細琢磨AMD的一路走來。

審核編輯：劉清