On chip ESD和EOS保護(hù)設(shè)計(jì)

IC片上保護(hù)設(shè)計(jì)對(duì)EOS的影響

全面的方法可以減少與EOS相關(guān)的故障

通常理解的是，芯片上ESD保護(hù)是必不可少的，以滿足人體模型(HBM)和充電裝置模型產(chǎn)品合格(CDM)ESD應(yīng)力的可靠性要求。由工業(yè)委員會(huì)確定的ESD目標(biāo)水平的當(dāng)前最低安全水平(在IC行業(yè)中已廣為接受)，對(duì)于HBM為1kV，對(duì)于CDM為250V，在成熟技術(shù)中具有良好的ESD設(shè)計(jì)實(shí)踐，可以提供更高的水平以確保更高的利潤。

盡管這是理想的，但在某些問題上，過高的ESD設(shè)計(jì)水平可能會(huì)導(dǎo)致設(shè)計(jì)良好的ESD電路在更長的時(shí)間內(nèi)承受過電流，從而使其更易遭受持續(xù)時(shí)間短暫的瞬態(tài)感應(yīng)EOS事件和意外損壞。同樣，如果不遵守適當(dāng)?shù)囊?guī)則，處理閂鎖事件中的過電流的設(shè)計(jì)也會(huì)對(duì)EOS產(chǎn)生一些影響。

本文簡要回顧了這些問題，以說明強(qiáng)大的ESD保護(hù)不能保證IC設(shè)計(jì)免受意外EOS影響。它還總結(jié)了各種IC設(shè)計(jì)應(yīng)用和相應(yīng)的ESD設(shè)計(jì)方法，這些方法應(yīng)說明任何不必要的EOS損壞情況。

ESD設(shè)計(jì)窗口

首先，必須確保ESD保護(hù)設(shè)計(jì)嚴(yán)格用于實(shí)現(xiàn)能夠保護(hù)所需的組件級(jí)HBM和CDM目標(biāo)級(jí)別，同時(shí)又不對(duì)與柵極氧化物相關(guān)的功能和/或IC引腳可靠性產(chǎn)生任何負(fù)面影響的最佳電路，結(jié)或互連損壞。ESD工作區(qū)稱為“設(shè)計(jì)窗口”，如圖1所示。

圖1：ESD保護(hù)策略的典型設(shè)計(jì)窗口

任何ESD設(shè)計(jì)均受IC工作區(qū)域，IC可靠性區(qū)域以及保護(hù)鉗定義的熱效應(yīng)的限制。因此，設(shè)計(jì)人員選擇合適的ESD器件，電路器件，并包括可以實(shí)現(xiàn)該目標(biāo)的任何限制電阻。保護(hù)設(shè)備的觸發(fā)電壓(V t1)定義了它設(shè)計(jì)為導(dǎo)通的電平;觸發(fā)后的保持電壓(V Hold)是指應(yīng)高于施加電壓的鉗位電平。最后，I t2是指ESD故障電流水平。圖1中常用保護(hù)設(shè)備的選擇是：

如藍(lán)色曲線(1A或1B)所示，NMOS晶體管在觸發(fā)點(diǎn)V t1處進(jìn)入雙極擊穿(npn)，并迅速恢復(fù)為稱為V Hold的保持電壓，并保護(hù)高達(dá)故障電流I ESD對(duì)應(yīng)于ESD目標(biāo)水平。(I t2，V t2)是指保護(hù)設(shè)備可能燒壞的散熱點(diǎn)，因此該I t2必須大于I ESD目標(biāo)電流水平(例如，目標(biāo)1.5 kV HBM的電流為1 Amp)。如果保護(hù)設(shè)備的導(dǎo)通電阻(R on)太高，則V t2也可能達(dá)到可靠性電壓極限。鉗位電路必須有效觸發(fā)，以使其電壓累積不超過柵極氧化層擊穿電壓(BV ox)或晶體管擊穿電壓。晶體管的V Hold經(jīng)過設(shè)計(jì)，使其具有一定的工作電壓裕度，如曲線1A所示。相反，在具有V Hold的快速恢復(fù)裝置小于工作電壓(曲線1B)的情況下，存在EOS損壞的風(fēng)險(xiǎn)。

圖1中的第二個(gè)選擇也可以是非突跳設(shè)計(jì)，其中鉗位器調(diào)諧并傳導(dǎo)電流，如紅色曲線2所示。有兩種器件和電路技術(shù)都可以應(yīng)用于傳統(tǒng)的突跳器件來產(chǎn)生這種情況。行為。

另一個(gè)選擇是pnpn器件，它以相似的V t1觸發(fā)，但具有更低的V Hold(等于或低于曲線1B所示的V Hold，因此要小心，以免在電路工作期間意外觸發(fā))。如果將此pnpn器件放置在VDD引腳上，則非常危險(xiǎn)，因?yàn)楹芸赡軙?huì)意外或意外觸發(fā)。本質(zhì)上，ESD設(shè)計(jì)人員僅專注于ESD電池和通過組件的保護(hù)路徑。具有較低的V Hold的ESD優(yōu)勢(shì)會(huì)帶來EOS風(fēng)險(xiǎn)，這是一個(gè)折衷方案：如果在正常操作期間觸發(fā)ESD電池，則存在無法關(guān)閉ESD電池并會(huì)傳導(dǎo)大量電流的高風(fēng)險(xiǎn)。持續(xù)時(shí)間比設(shè)計(jì)的時(shí)間更長。

盡管通常ESD保護(hù)的設(shè)計(jì)并非旨在防止EOS事件，但根據(jù)特定的應(yīng)用和操作，上述器件的ESD保護(hù)的IC 設(shè)計(jì)風(fēng)格確實(shí)可以影響EOS損壞導(dǎo)致的故障率。環(huán)境。圖2說明了兩個(gè)不同的驟回設(shè)備，其中設(shè)備1與設(shè)備2的設(shè)計(jì)相比相對(duì)安全。設(shè)備2的EOS風(fēng)險(xiǎn)增加是由于V Hold參數(shù)低于最大允許VDD。雷卯電子可以提供ON CHIP ESD design 服務(wù)。

圖2：避免EOS損壞的快照設(shè)計(jì)

閂鎖和EOS

如前所述，如果不采取適當(dāng)?shù)念A(yù)防措施，pnpn設(shè)備對(duì)于EOS可能會(huì)出現(xiàn)更多問題。圖3說明了這種容易產(chǎn)生EOS的ESD設(shè)計(jì)操作。此類設(shè)備的V Hold必須高于V dd或I Hold(將其保持在閂鎖模式所需的電流)要大于電源Idd電流。有一些設(shè)計(jì)方法可以實(shí)現(xiàn)此目的，以防止意外閂鎖導(dǎo)致EOS損壞。在保護(hù)設(shè)備類型錯(cuò)誤(例如電源引腳上的pnpn)的情況下，已經(jīng)觀察到EOS損壞。

圖3：PNPN ESD保護(hù)設(shè)備的設(shè)計(jì)操作顯示了EOS的脆弱性

即使設(shè)計(jì)人員真誠地進(jìn)行了照顧，但如果OEM廠商通常沒有就應(yīng)用中的實(shí)際電壓尖峰水平向他們進(jìn)行咨詢，也會(huì)出現(xiàn)問題。因此，在某些意外情況下，可能會(huì)導(dǎo)致EOS損壞。此外，此外，某些涉及觸發(fā)電壓和保持電壓的設(shè)計(jì)風(fēng)格可能會(huì)對(duì)整個(gè)系統(tǒng)產(chǎn)生更大的影響。因此，設(shè)計(jì)者只能防止客戶指定的應(yīng)用程序需求引起的那些事件。

在根據(jù)JEDEC閂鎖規(guī)范(JESD78)進(jìn)行閂鎖可靠性測(cè)試期間，如果不了解某些條件，則IO引腳上可能會(huì)發(fā)生EOS損壞。如果IO引腳具有高輸入阻抗，則電壓(在注入電流以測(cè)試閂鎖時(shí))可能會(huì)積聚得足夠高，從而在達(dá)到測(cè)試所需的閂鎖極限之前，在意想不到的路徑上造成結(jié)擊穿損壞。這會(huì)造成不必要的EOS損壞，從而引起一些客戶誤解。在即將發(fā)布的文檔修訂版中，對(duì)JEDECJESD78測(cè)試方法進(jìn)行了更好的描述，以避免這種錯(cuò)誤的評(píng)估。

高速設(shè)計(jì)

代替在IO引腳上鉗位器件的方法，用于大型數(shù)字IO環(huán)組的一種常用設(shè)計(jì)風(fēng)格(參見圖4)是“軌鉗位”VDD保護(hù)設(shè)備，其中MOS保護(hù)設(shè)備在“正常工作”線性和飽和區(qū)域中工作在ESD事件傳導(dǎo)期間，器件不會(huì)發(fā)生雙極性擊穿。它包括一個(gè)有源MOSFET作為VDD和VSS之間的鉗位器件，其特性如圖1中的紅色曲線所示。即使在這些情況下，如果設(shè)計(jì)不能正確解決某些情況，EOS損壞也可能成為問題。例如，在正常應(yīng)用期間，電源上出現(xiàn)的IO轉(zhuǎn)換引起的“dv/ dt”壓擺率可能會(huì)導(dǎo)致該設(shè)備進(jìn)入電流傳導(dǎo)模式。

圖4：用于ESD保護(hù)策略的非快速回彈鉗

第二個(gè)考慮因素是需要先進(jìn)技術(shù)的高速應(yīng)用程序的數(shù)量不斷增加。通常，調(diào)整工藝技術(shù)以減輕ESD設(shè)計(jì)對(duì)EOS的意外損壞是不可取的，因?yàn)樵摷夹g(shù)針對(duì)IC應(yīng)用，速度性能和產(chǎn)品規(guī)格需求進(jìn)行了優(yōu)化。ESD設(shè)計(jì)在技術(shù)表征期間進(jìn)行，并在技術(shù)成熟后逐漸成熟。因此，由ESD設(shè)計(jì)人員或IO設(shè)計(jì)人員(有時(shí)由兩者)解決由特定ESD保護(hù)設(shè)計(jì)方法引起的任何EOS問題。

片上系統(tǒng)設(shè)計(jì)

另一方面來自使用多個(gè)電源電壓電平的片上系統(tǒng)(SOC)設(shè)計(jì)。在這些情況下，電源排序通常會(huì)成為任何意外觸發(fā)的內(nèi)部二極管的問題。這些二極管會(huì)在順序轉(zhuǎn)換期間消耗大量功率，從而導(dǎo)致EOS損壞。芯片(尤其是具有多個(gè)電源域的SoC)的設(shè)計(jì)越復(fù)雜，存在意想不到的寄生路徑的可能性就越大。除非遵循仔細(xì)的設(shè)計(jì)技術(shù)，否則可能會(huì)導(dǎo)致EOS損壞的退貨。因此，SOCESD保護(hù)設(shè)計(jì)必須考慮到這一點(diǎn)。

高壓與低壓ESD設(shè)計(jì)

有人可能會(huì)認(rèn)為，施加電壓越低，器件對(duì)ESD和EOS問題的敏感性就越高。相反，如果遵循謹(jǐn)慎的策略來保護(hù)薄柵極氧化物和晶體管較低的結(jié)擊穿電壓，則可以安全地為ESD設(shè)計(jì)低壓器件。唯一的例外可能是由于高速應(yīng)用而降低了ESD目標(biāo)水平。一旦設(shè)計(jì)用于ESD，它們的EOS問題就相對(duì)不那么普遍了。

另一方面，高壓應(yīng)用經(jīng)常使用SCR型保護(hù)器件。盡管這些器件提供更高的ESD保護(hù)級(jí)別，但同時(shí)它們的設(shè)計(jì)窗口通常更窄(最大工作電壓和IC擊穿區(qū)域之間的開銷較小)，并且?guī)缀蹩偸鞘筕 Hold遠(yuǎn)低于最大工作電壓。在非ESD條件下觸發(fā)這些設(shè)備可能會(huì)導(dǎo)致EOS事件。

要考慮的另一方面是，與使用低壓設(shè)備的保護(hù)設(shè)計(jì)相比，使用高壓設(shè)備的保護(hù)設(shè)計(jì)在開啟模式下具有更高的功耗。這樣，當(dāng)設(shè)備無法保護(hù)或ESD設(shè)備本身發(fā)生故障時(shí)，可利用更多的能量在故障區(qū)域造成材料損壞。EOS損壞與設(shè)備設(shè)計(jì)所處的工作電壓或環(huán)境之間存在一些相關(guān)性。有一些設(shè)計(jì)建議可以緩解這些情況[1]。

絕對(duì)最大電壓(AMR)和EOS

如行業(yè)委員會(huì)關(guān)于EOS的白皮書[1]所述，遵循AMR指南對(duì)于避免EOS損壞至關(guān)重要。ESD保護(hù)設(shè)備可能會(huì)超過AMR，但這僅在短暫的觸發(fā)瞬變期間(在ESD操作時(shí)序持續(xù)時(shí)間內(nèi))，并且不會(huì)造成傷害。但是在持續(xù)施加電壓較長的情況下，超過AMR是危險(xiǎn)的。

但是，應(yīng)注意的是，隨著柵極電介質(zhì)更薄的發(fā)展，進(jìn)一步的技術(shù)進(jìn)步和新穎的晶體管工藝技術(shù)將降低擊穿電壓，并繼續(xù)縮小設(shè)計(jì)窗口。擊穿電壓的這種降低直接轉(zhuǎn)化為AMR電壓的降低，并且隨后可能開始影響表現(xiàn)出EOS損害的PPM返還率。

客戶與供應(yīng)商溝通

總之，如果不遵循適當(dāng)?shù)谋Ｗo(hù)設(shè)計(jì)技術(shù)和預(yù)防措施，ESD設(shè)計(jì)風(fēng)格可能會(huì)導(dǎo)致EOS損壞。對(duì)于實(shí)施的任何保護(hù)設(shè)計(jì)選擇，ESD設(shè)計(jì)人員都必須了解特定引腳的應(yīng)用，對(duì)EOS的任何潛在影響，并注意任何其他注意事項(xiàng)。

通過適當(dāng)?shù)念A(yù)先通信可以避免許多EOS損壞?？蛻舯仨毟嬷O(shè)計(jì)人員有關(guān)的應(yīng)用電壓范圍，任何可能的電壓過沖和下沖等。供應(yīng)商必須對(duì)ESD保護(hù)鉗的觸發(fā)電壓和保持電壓有足夠的了解，在最大工作電壓和擊穿電壓之間要有足夠的裕度，并選擇在“ESD設(shè)計(jì)窗口”安全操作區(qū)域中起作用的夾具，等等。