CP測(cè)試實(shí)例

本期我們理論聯(lián)系實(shí)際，把芯片CP測(cè)試真正的動(dòng)手操作起來。基本概念介紹

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什么是CP測(cè)試

CP（Chip Probing）指的是晶圓測(cè)試。CP測(cè)試在整個(gè)芯片制作流程中處于晶圓制造和封裝之間。晶圓（Wafer）制作完成之后，成千上萬的裸DIE（未封裝的芯片）規(guī)則的分布滿整個(gè)Wafer。由于尚未進(jìn)行劃片封裝，芯片的管腳全部裸露在外，這些極微小的管腳需要通過更細(xì)的探針（Probe）來與測(cè)試機(jī)臺(tái)（Tester）連接。

在未進(jìn)行劃片封裝的整片Wafer上，通過探針將裸露的芯片與測(cè)試機(jī)連接，從而進(jìn)行的芯片測(cè)試就是CP測(cè)試。

圖 1 CP Test在芯片產(chǎn)業(yè)價(jià)值鏈上的位置

圖 2 Wafer上規(guī)則的排列著DIE（來源于網(wǎng)絡(luò)）

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為什么要做CP測(cè)試

Wafer制作完成之后，由于工藝原因引入的各種制造缺陷，分布在Wafer上的裸DIE中會(huì)有一定量的殘次品。CP測(cè)試的目的就是在封裝前將這些殘次品找出來（Wafer Sort），從而提高出廠的良品率，縮減后續(xù)封測(cè)的成本。

而且通常在芯片封裝時(shí)，有些管腳會(huì)被封裝在內(nèi)部，導(dǎo)致有些功能無法在封裝后進(jìn)行測(cè)試，只能在CP中測(cè)試。

另外，有些公司還會(huì)根據(jù)CP測(cè)試的結(jié)果，根據(jù)性能將芯片分為多個(gè)級(jí)別，將這些產(chǎn)品投放入不同的市場(chǎng)。

CP測(cè)試內(nèi)容和測(cè)試方法

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SCAN

SCAN用于檢測(cè)芯片邏輯功能是否正確。DFT設(shè)計(jì)時(shí)，先使用DesignCompiler插入ScanChain，再利用ATPG（Automatic Test Pattern Generation）自動(dòng)生成SCAN測(cè)試向量。SCAN測(cè)試時(shí)，先進(jìn)入Scan Shift模式，ATE將pattern加載到寄存器上，再通過Scan Capture模式，將結(jié)果捕捉。再進(jìn)入下次Shift模式時(shí)，將結(jié)果輸出到ATE進(jìn)行比較。

圖 3 Scan Chain示意圖（來源于網(wǎng)絡(luò)）

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Boundary SCAN

Boundary SCAN用于檢測(cè)芯片管腳功能是否正確。與SCAN類似，Boundary SCAN通過在IO管腳間插入邊界寄存器（Boundary Register），使用JTAG接口來控制，監(jiān)測(cè)管腳的輸入輸入出狀態(tài)。

圖 4 Boundary Scan原理圖（來源于網(wǎng)絡(luò)）

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存儲(chǔ)器

芯片往往集成著各種類型的存儲(chǔ)器（例如ROM/RAM/Flash），為了測(cè)試存儲(chǔ)器讀寫和存儲(chǔ)功能，通常在設(shè)計(jì)時(shí)提前加入BIST（Built-In SelfTest）邏輯，用于存儲(chǔ)器自測(cè)。芯片通過特殊的管腳配置進(jìn)入各類BIST功能，完成自測(cè)試后BIST模塊將測(cè)試結(jié)果反饋給Tester。

ROM（Read-Only Memory）通過讀取數(shù)據(jù)進(jìn)行CRC校驗(yàn)來檢測(cè)存儲(chǔ)內(nèi)容是否正確。

RAM（Random-Access Memory）通過除檢測(cè)讀寫和存儲(chǔ)功能外，有些測(cè)試還覆蓋DeepSleep的Retention功能和Margin Write/Read等等。

Embedded Flash除了正常讀寫和存儲(chǔ)功能外，還要測(cè)試擦除功能。Wafer還需要經(jīng)過Baking烘烤和Stress加壓來檢測(cè)Flash的Retention是否正常。還有Margin Write/Read、Punch Through測(cè)試等等。

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DC/AC Test

DC測(cè)試包括芯片Signal PIN的Open/Short測(cè)試，電源PIN的PowerShort測(cè)試，以及檢測(cè)芯片直流電流和電壓參數(shù)是否符合設(shè)計(jì)規(guī)格。

AC測(cè)試檢測(cè)芯片交流信號(hào)質(zhì)量和時(shí)序參數(shù)是否符合設(shè)計(jì)規(guī)格。

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RF Test

對(duì)于無線通信芯片，RF的功能和性能至關(guān)重要。CP中對(duì)RF測(cè)試來檢測(cè)RF模塊邏輯功能是否正確。FT時(shí)還要對(duì)RF進(jìn)行更進(jìn)一步的性能測(cè)試。

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其他Function Test

芯片其他功能測(cè)試，用于檢測(cè)芯片其他重要的功能和性能是否符合設(shè)計(jì)規(guī)格。

以上各項(xiàng)展開均有更復(fù)雜更細(xì)化的內(nèi)容，此處不展開討論，僅作粗略介紹。

CP測(cè)試流程

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可測(cè)試性設(shè)計(jì)

DFT(Design For Test)，可測(cè)試性設(shè)計(jì)。如第二節(jié)CP測(cè)試內(nèi)容和測(cè)試方法所述，芯片測(cè)試中用到的很多邏輯功能都需要在前期設(shè)計(jì)時(shí)就準(zhǔn)備好，這一部分硬件邏輯就是DFT。

DFT邏輯通常包含SCAN、Boundary SCAN、各類BIST、各類Function Test Mode以及一些Debug Mode。

測(cè)試人員需要在芯片設(shè)計(jì)之初就準(zhǔn)備好TestPlan，根據(jù)各自芯片的規(guī)格參數(shù)規(guī)劃好測(cè)試內(nèi)容和測(cè)試方法。

芯片通常會(huì)準(zhǔn)備若干種TestMode功能，通過配置管腳使芯片進(jìn)入指定的測(cè)試狀態(tài)，從而完成各個(gè)類型的測(cè)試。

對(duì)于SCAN和Boundary SCAN，需要插入ScanChain，根據(jù)芯片規(guī)模、Timing、SCAN覆蓋率等參數(shù)，DFT工程師需要決定插入ScanChain的長(zhǎng)短和數(shù)目。然后使用ATPG自動(dòng)生成SCAN測(cè)試向量，覆蓋率決定了測(cè)試向量的長(zhǎng)短。為了節(jié)約成本還要對(duì)ScanChain進(jìn)行壓縮。然后再進(jìn)行功能仿真和SDF仿真，保證功能和Timing滿足要求。ATPG可輸出WGL或STIL格式文件供Tester使用。細(xì)節(jié)還有很多，這里不再展開敘述了。

BIST（Built-In SelfTest）邏輯。這些自測(cè)邏輯完成對(duì)ROM/RAM/Flash等功能的測(cè)試。

Function Test Mode。一些專門的功能測(cè)試需要增加硬件邏輯，例如ADC/DAC/時(shí)鐘等

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選測(cè)試廠，測(cè)試機(jī)

測(cè)試廠和測(cè)試機(jī)的選擇要考慮芯片類型、測(cè)試內(nèi)容、測(cè)試規(guī)格和成本等因素。

一套芯片測(cè)試設(shè)備稱為ATE（Automatic Test Equipment），由機(jī)臺(tái)（Tester）、Loadboard、Probe Card、Handler和測(cè)試軟件等部分組成。CP測(cè)試ATE不需要Loadboard和Handler。

圖5，ATE機(jī)器

按照側(cè)重的芯片類型和測(cè)試內(nèi)容分，測(cè)試機(jī)臺(tái)有很多品牌和產(chǎn)品系列：

例如存儲(chǔ)器芯片Advantest T55xx 系列等、數(shù)字混合信號(hào)或SoC芯片Teradyne J750 系列等，RF射頻芯片Credence ASL-3000 系列等。

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制作ProbeCard以及Test Program

選擇好測(cè)試機(jī)后，硬件方面需要制作ProbeCard，軟件方面需要制作Test Program。

ProbeCard是探針卡。

ProbeCard包括探針和芯片外圍電路。裸DIE規(guī)則的布滿整個(gè)Wafer，無論哪片Wafer，每顆DIE都有固定的位置，芯片管腳的位置也就固定。這些位置坐標(biāo)和間距都信息在芯片投產(chǎn)前已經(jīng)確定，制作針卡需要這些參數(shù)。探針有鎢銅、鈹銅或鈀等材料，這些探針在強(qiáng)度、導(dǎo)電性、壽命、成本等方面各有特點(diǎn)。

針卡還需要確定同測(cè)數(shù)（Site）。增加同測(cè)數(shù)可以節(jié)約測(cè)試機(jī)時(shí)成本，但是受限于測(cè)試機(jī)臺(tái)資源，同測(cè)數(shù)有上限，例如32/16/8/4。

圖6，ProbeCard照片

Test Program是測(cè)試程序。

測(cè)試程序控制整個(gè)機(jī)臺(tái)的測(cè)試過程。

不同的測(cè)試機(jī)有不同的測(cè)試軟件系統(tǒng)，對(duì)應(yīng)的測(cè)試程序也有不同的格式。通常工程師提供WGL/STIL/VCD等格式的文件，再轉(zhuǎn)換成測(cè)試機(jī)需要的文件格式，并增加其他測(cè)試程序。

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調(diào)試以及結(jié)果分析

Wafer由Foundry出廠轉(zhuǎn)運(yùn)至測(cè)試廠，ATE軟硬件就緒后就可以開始進(jìn)行調(diào)試了。

根據(jù)TestPlan，Pattern（測(cè)試向量）被分作不同的BIN，從而定位測(cè)試錯(cuò)誤的位置。調(diào)試時(shí)還可以在系統(tǒng)上直接看到一個(gè)Pattern中錯(cuò)誤的Cycle位置，工程師根據(jù)這些錯(cuò)誤信息進(jìn)行debug，修改Pattern和測(cè)試程序，逐個(gè)清理，直到所有BIN都PASS。

同測(cè)的多Site全部PASS，Loop多輪后，便可以在整片Wafer上Try Run。此時(shí)工程師還要調(diào)試探針力度、清理探針周期等參數(shù)，確保整片Wafer上每一次Touchdown都可以測(cè)試穩(wěn)定。

整片Wafer的測(cè)試結(jié)果通常生成一個(gè)WaferMap文件，數(shù)據(jù)生成一個(gè)datalog，例如STD文件。WaferMap主要包含良率、測(cè)試時(shí)間、各BIN的錯(cuò)誤數(shù)和DIE位置，datalog則是具體的測(cè)試結(jié)果。工程師通過分析這些數(shù)據(jù)，決定是否進(jìn)入量產(chǎn)。

圖7，WaferMap截圖

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量產(chǎn)

進(jìn)入量產(chǎn)階段后，根據(jù)大量測(cè)試的統(tǒng)計(jì)數(shù)據(jù)，可以進(jìn)行一些調(diào)整以進(jìn)一步優(yōu)化測(cè)試流程。

根據(jù)結(jié)果將錯(cuò)誤率較高的BIN盡量排在靠前的位置，測(cè)試進(jìn)行到第一個(gè)出錯(cuò)的BIN后就不在繼續(xù)向下進(jìn)行，以節(jié)省測(cè)試時(shí)間，并且防止已發(fā)現(xiàn)的錯(cuò)誤導(dǎo)致后續(xù)測(cè)量損壞針卡。

將錯(cuò)誤率較低的BIN排在靠后的位置，當(dāng)錯(cuò)誤率極低時(shí)，甚至刪除該測(cè)試，以節(jié)省測(cè)試時(shí)間。

決定是否對(duì)出錯(cuò)的DIE進(jìn)行復(fù)測(cè)。由于各種原因，對(duì)于出錯(cuò)的DIE，再重新測(cè)試一次可能會(huì)PASS。通常復(fù)測(cè)可以糾正一定比例的錯(cuò)誤，但是要多用一部分測(cè)試時(shí)間，所以要綜合考慮決定是否復(fù)測(cè)。

通常處于Wafer邊緣位置的DIE出錯(cuò)的概率較高，綜合考慮，有時(shí)可以直接將邊緣DIE剔除，不進(jìn)行測(cè)試就標(biāo)為壞品，以節(jié)省測(cè)試時(shí)間。

還需要關(guān)注良率是否穩(wěn)定，當(dāng)連續(xù)出現(xiàn)良率較低的情況時(shí)，需要停止測(cè)試，進(jìn)行數(shù)據(jù)分析，檢查設(shè)備或與Foundry溝通。

量產(chǎn)CP測(cè)試的結(jié)果需要交給后續(xù)封裝廠使用。通常是一個(gè)含有分BIN信息的Map文件，封裝廠根據(jù)Map文件挑選好品封裝，剔除壞品，還可以保留客戶選擇的特殊BIN別。

成本控制

CP測(cè)試成本由前期一次性投入的固定成本和后期量產(chǎn)的可變成本組成。

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固定成本

固定成本包含DFT開發(fā)以及面積和功耗、ProbeCard制作和養(yǎng)護(hù)，Test Program制作和調(diào)試。

DFT開發(fā)以及面積和功耗

DFT有開發(fā)成本。并且DFT硬件邏輯將占用一部分芯片面積（雖然很?。?，DFT要提高效率，減小面積和功耗。

ProbeCard制作

ProbeCard有公板和專板兩種。顧名思義，公板是公用板，專板是專用板。公板是在已有的板子上通過飛線等方式組成芯片外圍電路，制作成本低，制作周期短，適用于對(duì)測(cè)試規(guī)格要求不高的CP測(cè)試。專板是為自家芯片專門制作的板子，適用于對(duì)外圍電路要求高，測(cè)試規(guī)格精密的芯片，設(shè)計(jì)和制作成本高，周期長(zhǎng)。

ProbeCard上的探針材料和探針數(shù)也影響成本。各種材料的探針各有特點(diǎn)，價(jià)錢也不同，這里不再展開。減少探針數(shù)量也能降低成本。

在資源允許的條件下要盡可能的增加同測(cè)數(shù)，多Site同測(cè)可以減少測(cè)試時(shí)間成本。

Test Program制作和調(diào)試

Test Program有開發(fā)成本。調(diào)試時(shí)需要機(jī)臺(tái)，有調(diào)試機(jī)時(shí)成本。還需要一片調(diào)試Wafer，調(diào)試過程中反復(fù)Touchdown會(huì)導(dǎo)致該片Wafer上的若干DIE無法再進(jìn)行封裝。

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可變成本

可變成本主要就是量產(chǎn)測(cè)試時(shí)間。量產(chǎn)測(cè)試時(shí)間是整個(gè)CP測(cè)試成本中的最重要組成。而且測(cè)試前期投入固定成本后，今后量產(chǎn)的全部成本幾乎都在測(cè)試時(shí)間成本上。直接影響測(cè)試時(shí)間的內(nèi)容主要有：DFT效率、同測(cè)數(shù)、Test Program效率和一些量產(chǎn)策略。

DFT效率

DFT測(cè)試執(zhí)行的高效直接影響單個(gè)DIE的測(cè)試時(shí)間。因此在芯片設(shè)計(jì)之初，DFT就要考慮到測(cè)試效率。減少測(cè)試時(shí)間，提高覆蓋率，這對(duì)節(jié)約成本至關(guān)重要。

提高測(cè)試時(shí)鐘；Scan使用壓縮模式；縮減TestMode上電時(shí)間；檢查測(cè)試計(jì)劃，縮減不必要的測(cè)試項(xiàng)；檢查測(cè)試策略是否合理，優(yōu)化測(cè)試方案等等。一切DFT設(shè)計(jì)以提高效率為根本原則，既要高覆蓋率，又要縮減時(shí)間。有時(shí)這兩者之間的矛盾則需要相互權(quán)衡。

同測(cè)數(shù)

在資源允許的條件下要盡可能的增加同測(cè)數(shù)，多Site同測(cè)可以減少測(cè)試時(shí)間成本。

Test Program效率

和DFT效率相比，測(cè)試程序效率作用不大，但是合理安排測(cè)試程序還是可以縮減測(cè)試時(shí)間。例如在程序中減少不必要的等待時(shí)間；多個(gè)測(cè)試項(xiàng)并行進(jìn)行等。

一些量產(chǎn)策略

如關(guān)于量產(chǎn)一節(jié)所述，一些量產(chǎn)的策略可以節(jié)約測(cè)試時(shí)間。

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