芯片測(cè)試科普

給大家說(shuō)說(shuō)芯片測(cè)試相關(guān)。1測(cè)試在芯片產(chǎn)業(yè)價(jià)值鏈上的位置如下面這個(gè)圖表，一顆芯片最終做到終端產(chǎn)品上，一般需要經(jīng)過(guò)芯片設(shè)計(jì)、晶圓制造、晶圓測(cè)試、封裝、成品測(cè)試、板級(jí)封裝等這些環(huán)節(jié)。在整個(gè)價(jià)值鏈中，芯片公司需要主導(dǎo)的環(huán)節(jié)主要是芯片設(shè)計(jì)和測(cè)試，其余的環(huán)節(jié)都可以由相應(yīng)的partner來(lái)主導(dǎo)或者完成。 圖（1）2測(cè)試如何體現(xiàn)在設(shè)計(jì)的過(guò)程中 下圖表示的是設(shè)計(jì)公司在進(jìn)行一個(gè)新的項(xiàng)目的時(shí)候的一般流程，從市場(chǎng)需求出發(fā)，到產(chǎn)品tape out進(jìn)行制造，包含了系統(tǒng)設(shè)計(jì)、邏輯設(shè)計(jì)、電路設(shè)計(jì)、物理設(shè)計(jì)，到最后開(kāi)始投入制造。最下面一欄標(biāo)注了各個(gè)設(shè)計(jì)環(huán)節(jié)中對(duì)于測(cè)試的相關(guān)考慮，從測(cè)試架構(gòu)、測(cè)試邏輯設(shè)計(jì)、測(cè)試模式產(chǎn)生、到各種噪聲/延遲/失效模式綜合、進(jìn)而產(chǎn)生測(cè)試pattern，最后在制造完成后進(jìn)行測(cè)試，對(duì)測(cè)試數(shù)據(jù)進(jìn)行分析，從而分析失效模式，驗(yàn)證研發(fā)。所以，測(cè)試本身就是設(shè)計(jì)，這個(gè)是需要在最初就設(shè)計(jì)好了的，對(duì)于設(shè)計(jì)公司來(lái)說(shuō)，測(cè)試至關(guān)重要，不亞于電路設(shè)計(jì)本身。 圖（2）設(shè)計(jì)公司主要目標(biāo)是根據(jù)市場(chǎng)需求來(lái)進(jìn)行芯片研發(fā)，在整個(gè)設(shè)計(jì)過(guò)程中，需要一直考慮測(cè)試相關(guān)的問(wèn)題，主要有下面幾個(gè)原因：1）隨著芯片的復(fù)雜度越來(lái)越高，芯片內(nèi)部的模塊越來(lái)越多，制造工藝也是越來(lái)越先進(jìn)，對(duì)應(yīng)的失效模式越來(lái)越多，而如何能完整有效地測(cè)試整個(gè)芯片，在設(shè)計(jì)過(guò)程中需要被考慮的比重越來(lái)越多。2）設(shè)計(jì)、制造、甚至測(cè)試本身，都會(huì)帶來(lái)一定的失效，如何保證設(shè)計(jì)處理的芯片達(dá)到設(shè)計(jì)目標(biāo)，如何保證制造出來(lái)的芯片達(dá)到要求的良率，如何確保測(cè)試本身的質(zhì)量和有效，從而提供給客戶符合產(chǎn)品規(guī)范的、質(zhì)量合格的產(chǎn)品，這些都要求必須在設(shè)計(jì)開(kāi)始的第一時(shí)間就要考慮測(cè)試方案。3）成本的考量。越早發(fā)現(xiàn)失效，越能減少無(wú)謂的浪費(fèi)；設(shè)計(jì)和制造的冗余度越高，越能提供最終產(chǎn)品的良率；同時(shí)，如果能得到更多的有意義的測(cè)試數(shù)據(jù)，也能反過(guò)來(lái)提供給設(shè)計(jì)和制造端有用的信息，從而使得后者有效地分析失效模式，改善設(shè)計(jì)和制造良率。 3測(cè)試的各種

對(duì)于芯片來(lái)說(shuō)，有兩種類型的測(cè)試，抽樣測(cè)試和生產(chǎn)全測(cè)。抽樣測(cè)試，比如設(shè)計(jì)過(guò)程中的驗(yàn)證測(cè)試，芯片可靠性測(cè)試，芯片特性測(cè)試等等，這些都是抽測(cè)，主要目的是為了驗(yàn)證芯片是否符合設(shè)計(jì)目標(biāo)，比如驗(yàn)證測(cè)試就是從功能方面來(lái)驗(yàn)證是否符合設(shè)計(jì)目標(biāo)，可靠性測(cè)試是確認(rèn)最終芯片的壽命以及是否對(duì)環(huán)境有一定的魯棒性，而特性測(cè)試測(cè)試驗(yàn)證設(shè)計(jì)的冗余度。這里我們主要想跟大家分享一下生產(chǎn)全測(cè)的測(cè)試，這種是需要100%全測(cè)的，這種測(cè)試就是把缺陷挑出來(lái)，分離壞品和好品的過(guò)程。這種測(cè)試在芯片的價(jià)值鏈中按照不同階段又分成晶圓測(cè)試和最終測(cè)試（FT，也叫封裝測(cè)試或者成品測(cè)試），就是上面圖（1）中的紅色部分。 測(cè)試相關(guān)的各種名詞：ATE-----------Automatic Test Equipment,自動(dòng)化測(cè)試設(shè)備，是一個(gè)高性能計(jì)算機(jī)控制的設(shè)備的集合，可以實(shí)現(xiàn)自動(dòng)化的測(cè)試。Tester---------測(cè)試機(jī)，是由電子系統(tǒng)組成，這些系統(tǒng)產(chǎn)生信號(hào)，建立適當(dāng)?shù)臏y(cè)試模式，正確地按順序設(shè)置，然后使用它們來(lái)驅(qū)動(dòng)芯片本身，并抓取芯片的輸出反饋，或者進(jìn)行記錄，或者和測(cè)試機(jī)中預(yù)期的反饋進(jìn)行比較，從而判斷好品和壞品。Test Program---測(cè)試程序，測(cè)試機(jī)通過(guò)執(zhí)行一組稱為測(cè)試程序的指令來(lái)控制測(cè)試硬件DUT-----------Device Under Test,等待測(cè)試的器件，我們統(tǒng)稱已經(jīng)放在測(cè)試系統(tǒng)中，等待測(cè)試的器件為DUT。 晶圓、單顆die和封裝的芯片----如下面圖（3）所示 圖（3）Wafer就是晶圓，這個(gè)由Fab進(jìn)行生產(chǎn)，上面規(guī)則地放著芯片（die），根據(jù)die的具體面積，一張晶圓上可以放數(shù)百數(shù)千甚至數(shù)萬(wàn)顆芯片（die）。Package Device就是封裝好的芯片，根據(jù)最終應(yīng)用的需求，有很多種形式，這個(gè)部分由芯片產(chǎn)業(yè)價(jià)值鏈中的封裝工廠進(jìn)行完成。 測(cè)試系統(tǒng)的基本工作機(jī)制：圖（4） 對(duì)測(cè)試機(jī)進(jìn)行編寫程序，從而使得測(cè)試機(jī)產(chǎn)生任何類型的信號(hào)，多個(gè)信號(hào)一起組成測(cè)試模式或測(cè)試向量，在時(shí)間軸的某一點(diǎn)上向DUT施加一個(gè)測(cè)試向量，將DUT產(chǎn)生的輸出反饋輸入測(cè)試機(jī)的儀器中測(cè)量其參數(shù)，把測(cè)量結(jié)果與存儲(chǔ)在測(cè)試機(jī)中的“編程值”進(jìn)行比較，如果測(cè)量結(jié)果在可接受公差范圍內(nèi)匹配測(cè)試機(jī)中的“編程值”，那么這顆DUT就會(huì)被認(rèn)為是好品，反之則是壞品，按照其失效的種類進(jìn)行記錄。 晶圓測(cè)試(wafer test,或者CP-chip probering)：就是在圖（3）中的晶圓上直接進(jìn)行測(cè)試，下面圖中就是一個(gè)完整的晶圓測(cè)試自動(dòng)化系統(tǒng)。Prober--- 與Tester分離的一種機(jī)械設(shè)備，主要的作用是承載wafer，并且讓wafer內(nèi)的一顆die的每個(gè)bond pads都能連接到probe card的探針上，并且在測(cè)試后，移開(kāi)之前的接觸，同時(shí)移動(dòng)wafer，換另外的die再一次連接到probe card的探針上，并記錄每顆die的測(cè)試結(jié)果。 圖（４）Probe Card---乃是Tester與wafer上的DUT之間其中一個(gè)連接介面，目的在連接Tester Channel 與待測(cè)DUT。大部分為鎢銅或鈹銅，也有鈀等其他材質(zhì)；材質(zhì)的選擇需要高強(qiáng)度、導(dǎo)電性及不易氧化等特性，樣子如下面圖（5）所示。 圖（5） 當(dāng) probe card 的探針正確接觸wafer內(nèi)一顆 die的每個(gè)bond pads后, 送出start信號(hào)通過(guò)Interface給tester開(kāi)始測(cè)試, tester完成測(cè)試送回分類訊號(hào) ( End of test) 給Prober, 量產(chǎn)時(shí)必須 tester 與 prober 做連接(docking) 才能測(cè)試。 最終測(cè)試(FT,或者封裝測(cè)試)：就是在圖（3）中的Package Device上進(jìn)行測(cè)試.下圖就是一個(gè)完整的FT的測(cè)試系統(tǒng)。對(duì)比wafer test，其中硬件部分，prober換成了handler，其作用是一樣的，handler的主要作用是機(jī)械手臂，抓取DUT，放在測(cè)試區(qū)域，由tester對(duì)其進(jìn)行測(cè)試，然后handler再根據(jù)tester的測(cè)試結(jié)果，抓取DUT放到相應(yīng)的區(qū)域，比如好品區(qū)，比如壞品1類區(qū)，壞品2類區(qū)等。 圖（6） 而probe card則換成了load board,其作用是類似的，但是需要注意的是load board上需要加上一個(gè)器件—Socket,這個(gè)是放置package device用的，每個(gè)不同的package種類都需要不同的socket，如下面圖（7）所示，load board上的四個(gè)白色的器件就是socket。 圖（7）Handler 必須與 tester 相結(jié)合(此動(dòng)作叫 mount 機(jī))及接上interface才能測(cè)試, 動(dòng)作為handler的手臂將DUT放入socket，然后 contact pusher下壓, 使 DUT的腳正確與 socket 接觸后, 送出start 訊號(hào), 透過(guò) interface 給 tester, 測(cè)試完后, tester 送回 binning 及EOT 訊號(hào); handler做分類動(dòng)作。4如何進(jìn)行一個(gè)產(chǎn)品的測(cè)試開(kāi)發(fā)各種規(guī)格書(shū)：通常有三種規(guī)格書(shū)，設(shè)計(jì)規(guī)格書(shū)、測(cè)試規(guī)格書(shū)、產(chǎn)品規(guī)格書(shū)。設(shè)計(jì)規(guī)格書(shū)，是一種包含新電路設(shè)計(jì)的預(yù)期功能和性能特性的定義的文檔，這個(gè)需要在設(shè)計(jì)項(xiàng)目啟動(dòng)階段就要完成，通常由市場(chǎng)和設(shè)計(jì)人員共同完成，最終設(shè)計(jì)出來(lái)的產(chǎn)品的實(shí)際功能和性能需要和設(shè)計(jì)規(guī)格書(shū)的規(guī)定進(jìn)行比較，以確認(rèn)本次設(shè)計(jì)項(xiàng)目的完成度。測(cè)試規(guī)格書(shū)，其中包含詳細(xì)的逐步測(cè)試程序、條件、方法，以充分測(cè)試電路，通常由設(shè)計(jì)人員和產(chǎn)品驗(yàn)證工程師在設(shè)計(jì)過(guò)程中完成。產(chǎn)品規(guī)格書(shū)，通常就是叫做datasheet，由設(shè)計(jì)公司對(duì)外發(fā)布的，包含了各種詳細(xì)的規(guī)格、電壓、電流、時(shí)序等信息。 測(cè)試計(jì)劃書(shū)：就是test plan,需要仔細(xì)研究產(chǎn)品規(guī)格書(shū)，根據(jù)產(chǎn)品規(guī)格書(shū)來(lái)書(shū)寫測(cè)試計(jì)劃書(shū)，具體的需要包含下面這些信息：a)DUT的信息，具體的每個(gè)pad或者pin的信息，CP測(cè)試需要明確每個(gè)bond pads的坐標(biāo)及類型信息，F(xiàn)T測(cè)試需要明確封裝類型及每個(gè)pin的類型信息。b)測(cè)試機(jī)要求，測(cè)試機(jī)的資源需求，比如電源數(shù)量需求、程序的編寫環(huán)境、各種信號(hào)資源數(shù)量、精度如何這些，還需要了解對(duì)應(yīng)的測(cè)試工廠中這種測(cè)試機(jī)的數(shù)量及產(chǎn)能，測(cè)試機(jī)費(fèi)用這些。c)各種硬件信息，比如CP中的probe card, FT中的load board的設(shè)計(jì)要求，跟測(cè)試機(jī)的各種信號(hào)資源的接口。d)芯片參數(shù)測(cè)試規(guī)范，具體的測(cè)試參數(shù)，每個(gè)測(cè)試項(xiàng)的測(cè)試條件及參數(shù)規(guī)格，這個(gè)主要根據(jù)datasheet中的規(guī)范來(lái)確認(rèn)。類型與下面圖（8）這樣 圖（8） e)測(cè)試項(xiàng)目開(kāi)發(fā)計(jì)劃，規(guī)定了具體的細(xì)節(jié)以及預(yù)期完成日期，做到整個(gè)項(xiàng)目的可控制性和效率。 測(cè)試項(xiàng)目流程：桃芯科技目前量產(chǎn)的是BLE的SOC產(chǎn)品，里面包含了eflash、AD/DA、 LDO/BUCK、RF等很多模塊，為了提供給客戶高品質(zhì)的產(chǎn)品，我們針對(duì)每個(gè)模塊都有詳細(xì)的測(cè)試，下面圖（9）是我們的大概的項(xiàng)目測(cè)試流程： 圖（9）

Open/Short Test: 檢查芯片引腳中是否有開(kāi)路或短路。

DC TEST:驗(yàn)證器件直流電流和電壓參數(shù)

Eflash TEST: 測(cè)試內(nèi)嵌flash的功能及性能，包含讀寫擦除動(dòng)作及功耗和速度等各種參數(shù)。

Function TEST: 測(cè)試芯片的邏輯功能。

AC Test: 驗(yàn)證交流規(guī)格，包括交流輸出信號(hào)的質(zhì)量和信號(hào)時(shí)序參數(shù)。

Mixed Signal Test:驗(yàn)證DUT數(shù)模混合電路的功能及性能參數(shù)。

RF Test: 測(cè)試芯片里面RF模塊的功能及性能參數(shù)。

上面我們給大家介紹了芯片的測(cè)試目的，原理，以及方法和流程，接下來(lái)我們將比較詳細(xì)的給大家介紹芯片的錯(cuò)誤類型，對(duì)應(yīng)的測(cè)試策略，以及跟芯片整體質(zhì)量相關(guān)的一些具體測(cè)試方法。

1

半導(dǎo)體芯片的defects、Faults

芯片在制造過(guò)程中，會(huì)出現(xiàn)很多種不同類型的defects,比如柵氧層針孔、擴(kuò)散工藝造成的各種橋接、各種預(yù)期外的高阻態(tài)、寄生電容電阻造成的延遲等等,如下面圖（1）所示，大概展示了各種基本的defects。
圖（1）這些defects單獨(dú)、或者組合一起，造成了電路的表現(xiàn)不符預(yù)期，這就是造成了Faults.而且各種Faults的表現(xiàn)也是不一樣的：永久的Faults,就是徹底的壞品，各種不同的條件下都會(huì)表現(xiàn)出來(lái)，易于測(cè)試發(fā)現(xiàn)。間或的Faults,時(shí)有發(fā)生的不符合預(yù)期，不是總能發(fā)現(xiàn)，需要一定的外部條件刺激。偶然的Faults,只是偶然的，在特定的外部硬件或者工作模式條件下才表現(xiàn)出來(lái)?？煽啃詥?wèn)題的Faults,這種一般不會(huì)表現(xiàn)出來(lái)，只會(huì)在一些極端條件才會(huì)表現(xiàn)出來(lái)，比如高低溫或者偏壓情況下。為了更有效地檢測(cè)出各種faults、避免浪費(fèi)更多芯片的資源、節(jié)省費(fèi)用，業(yè)界定義了很多種Faults Model,并提供了各種測(cè)試方法論。

Stuck At Faults

工藝制造過(guò)程中造成的硬件defects，使得某個(gè)節(jié)點(diǎn)Stuck At 0或者Stuck At 1, 如下面圖（2）所示的一個(gè)或非門：輸入節(jié)點(diǎn)x1發(fā)生了Stuck At 0的defect; x1和x2輸入了00時(shí)候，Q1和Q2斷開(kāi)，Q3和Q4導(dǎo)通， z輸出為H，正確；x1和x2輸入了01時(shí)候，Q1和Q3斷開(kāi)，Q2和Q4導(dǎo)通， z輸出為L(zhǎng)，正確；x1和x2輸入了10時(shí)候，此時(shí)x1被Stuck At 0了，等同于輸入00，結(jié)果還是Q1和Q2斷開(kāi)，Q3和Q4導(dǎo)通，z輸出為H，錯(cuò)誤；至此，通過(guò)輸入00，01，10就發(fā)現(xiàn)了這個(gè)defect。這種順序輸入00，01，10，而比較z輸出的結(jié)果與預(yù)期的值進(jìn)行判斷的方法，就是所謂的Function測(cè)試。圖（2）那對(duì)于一個(gè)電路，需要生成多少pattern，能達(dá)到多少的測(cè)試覆蓋率呢？下面圖（3）就以一個(gè)與門為例，說(shuō)一下生產(chǎn)測(cè)試向量及計(jì)算測(cè)試覆蓋率的基本理念。圖（3）如上面圖示，一個(gè)與門，有三個(gè)節(jié)點(diǎn)a、b、c, 每個(gè)節(jié)點(diǎn)都有兩種fault的情況(Stuck At 0或者1)，那么一共就有6種stuck-at faults情況：a0,a1,b0,b1,c0,c1.那么如上面圖中列出的，需要輸入（1，0），（0，1），（1，1）可以完全測(cè)試出所有的6種可能的Stuck-at Faults的情況，測(cè)試覆蓋率為：可以發(fā)現(xiàn)的faults/所有可能的Faults，上面的輸入的測(cè)試覆蓋率為100%。

Stuck Open(off)/Short(on) Faults

制造過(guò)程中造成的晶體管的defects，使得某個(gè)晶體管常開(kāi)或者常閉了,如下面圖（4）所示的時(shí)一個(gè)晶體管發(fā)生了Stuck Open(off)的錯(cuò)誤了。圖（4）如上圖，這種Stuck open可以用兩組Stuck At的向量進(jìn)行測(cè)試，AB輸入從10變換到00，可以檢測(cè)出這種Stuck Open的fault，也就是說(shuō)大部分的Stuck Open/Short的faults都是可以通過(guò)Stuck At model的測(cè)試向量覆蓋的。這種通過(guò)向量（function）的方式來(lái)測(cè)試Stuck Open/short，可能需要非常多的測(cè)試圖形，需要的測(cè)試時(shí)間和成本都很多。還有一種測(cè)量電流的方式，也可以有效地測(cè)試一些這種Stuck open/short的faults，但是會(huì)節(jié)省很多測(cè)試時(shí)間和測(cè)試成本。如下面圖（5）上半部分所示，右邊的那個(gè)P溝道MOS管發(fā)生了Stuck short(on)的faults，圖的下半部分展示了輸入AB的四種不同的情況，當(dāng)AB輸入為00時(shí)，看起來(lái)這個(gè)晶體管表現(xiàn)地正常；但是當(dāng)AB輸入為11時(shí)，地和電源間存在一個(gè)直接導(dǎo)通的電路，輸出端Z的狀態(tài)是異常的。圖（5）此時(shí)VDD上的漏電比較大，也可以通過(guò)測(cè)量VDD上面的電流來(lái)判斷正誤，即IDDQ的測(cè)試方法，后面會(huì)詳細(xì)地介紹這種方法。

橋接（Bridge Faults）

橋接缺陷是由于電路中兩個(gè)或多個(gè)電節(jié)點(diǎn)之間短路造成的，而設(shè)計(jì)中并未設(shè)計(jì)這種短接。這些短接的節(jié)點(diǎn)可能是某一個(gè)晶體管的，也可能是幾個(gè)晶體管之間的，可能處于芯片上同一層，也可能處于不同層。下面圖（6）是橋接缺陷的幾種圖例。圖（6）上圖中，(a)是因曝光不足導(dǎo)致7條金屬線橋接子在一起的情形；（b）是外來(lái)顆粒的介入導(dǎo)致4條金屬線橋接在一起的情形；（c）是因掩模劃傷導(dǎo)致橋接的情形；（d）是1um大小的缺陷造成短路的情形；（e）是金屬化缺陷導(dǎo)致2條金屬線橋接的情形；（f）則是層間短路情形。上述情形中雖然導(dǎo)致缺陷的原因各有不同，但結(jié)果都是橋接。同樣的，橋接測(cè)試也可以通過(guò)電壓的方法完成，即run pattern方式，也就是stuck at的模式進(jìn)行檢測(cè)，但是電流測(cè)試是發(fā)現(xiàn)電壓測(cè)試無(wú)法檢查的故障的有效方法。下面圖（7）表示的是mos管的source和drain橋接了。圖（7）上面圖中，因?yàn)樯厦娴腜溝通的MOS管的source和drain橋接了，電源VDD上會(huì)有很大的漏電，用電流測(cè)試方法，可以很快發(fā)現(xiàn)問(wèn)題。

開(kāi)路故障（Open）

開(kāi)路缺陷是制造工藝不當(dāng)造成的，物理缺陷中大約40%屬于開(kāi)路缺陷。典型的開(kāi)路缺陷包括線條斷開(kāi)、線條變細(xì)、阻性開(kāi)路和漸變開(kāi)路等。如下面圖（8）所示：圖（8）圖中（a）和（b）是電路存在開(kāi)路的情形，（c）則是造成同時(shí)開(kāi)路和短路缺陷的情形。開(kāi)路缺陷的形式取決于缺陷的位置及大小。例如，對(duì)于柵極開(kāi)路（一般稱為浮柵，floating gate）這種缺陷，在缺陷面積小的情況下，隧道電流仍可流動(dòng)，但信號(hào)的上升和下降時(shí)間增加；在缺陷面積大的情況下，輸入信號(hào)就在柵極形成耦合，形成的浮柵就獲得偏壓，此電壓可能導(dǎo)致晶體管導(dǎo)通，因此開(kāi)路故障是否可檢測(cè)，取決于缺陷的面積和位置。開(kāi)路缺陷不一定都可以用Stuck At的模式檢測(cè)到，如下面圖（9）所示：圖（9）上圖中，紅線部分表示那個(gè)mos管的drain與輸出開(kāi)路了，當(dāng)順序輸入ab為00、01、10、11，從01變換為10的時(shí)候，輸出Q保持了上面一個(gè)狀態(tài)1,看起來(lái)還是正常的，這種情況下，就沒(méi)有檢測(cè)出來(lái)這個(gè)fault。但是如果調(diào)整一下輸入的向量的順序?yàn)?0、01、11、10，就可以發(fā)現(xiàn)這個(gè)fault。通過(guò)IDD的測(cè)試方法，也可以測(cè)試出一些open缺陷，如下面的圖（10）所示圖（10）上面紅色表示open的缺陷，當(dāng)輸入ABCD為1111時(shí)，輸出O為0，當(dāng)輸出轉(zhuǎn)為0001時(shí)候，在x、y和o之間出現(xiàn)了充放電，會(huì)有大電流出現(xiàn)。

延遲缺陷（delay faults）

在一些高速芯片應(yīng)用中，延遲缺陷特別重要，這種缺陷有很多原因，比如小面積的open導(dǎo)致某段線路的阻值偏大。如下面圖（11）所示：圖（11）這個(gè)path的delay已經(jīng)超過(guò)了一個(gè)clock的間隙，通過(guò)stuck At的測(cè)試方式，可以檢測(cè)到這個(gè)缺陷。但是有的時(shí)候，延遲沒(méi)有超過(guò)clock的間隙，就會(huì)造成潛在的失效，在某些情況下，比如硬件變化、外界溫度變化等，延遲超過(guò)clock的間隙，導(dǎo)致缺陷。這種延遲缺陷，可以通過(guò)AC測(cè)試的方法進(jìn)行補(bǔ)充，比如測(cè)試上升沿的時(shí)間、下降沿的時(shí)間等等。2

Pattern向量測(cè)試及IDDQ測(cè)試方法

上面給大家介紹了一下各種失效模式及測(cè)試原理。通過(guò)Pattern向量測(cè)試，加以電流測(cè)試為補(bǔ)充，可以有效地測(cè)試各種faults。Pattern向量測(cè)試的方法設(shè)計(jì)人員對(duì)某種fault模型進(jìn)行仿真，給出波形向量，通常是VCD格式或者WGL格式，測(cè)試人員需要結(jié)合時(shí)序、電平和邏輯，進(jìn)行編程，來(lái)對(duì)芯片輸入向量，以檢測(cè)輸出。如下面圖（12）表示的就是測(cè)試機(jī)force給芯片的一段波形。圖（12）而芯片在接受到這段輸入的波形后，運(yùn)行特定的邏輯，輸出波形如下面圖（13），測(cè)試機(jī)需要在指定的strobe window進(jìn)行比較輸出的與預(yù)期的邏輯值的情況，以此來(lái)判斷DUT是否邏輯功能正常。圖（13）下面圖（14）是一個(gè)AND gate的邏輯測(cè)試的例子，實(shí)際的輸出會(huì)有波動(dòng)，如圖中的紫色的波形，在Edge Strobing地方（pattern的timing設(shè)定的）采樣到此時(shí)的輸出為High的狀態(tài)，表明此AND Gate的邏輯功能是正常。圖（14）IDDQ測(cè)試的方法：CMOS電路具有低功耗的優(yōu)點(diǎn)，靜態(tài)條件下由泄露電流引起的功耗可以忽略，僅僅在轉(zhuǎn)換期間電路從電源消耗較大的電流。Q代表靜態(tài)(quiescent),則IDDQ表示MOS電流靜態(tài)時(shí)從電源獲取的電流。IDDQ測(cè)試是源于物理缺陷的測(cè)試，也是可靠性測(cè)試的一部分，其有著測(cè)試成本低和能從根本上找出電路的問(wèn)題（缺陷）所在的特點(diǎn)。即若在電壓測(cè)試生成中加入少量的IDDQ測(cè)試圖形，就可以大幅度提高電壓測(cè)試的覆蓋率。即使電路功能正常，IDDQ測(cè)試仍可以檢測(cè)出橋接、短路、柵氧短路等物理缺陷。測(cè)試方法如下面圖（15）所示圖（15）Step1: 給VDD上最高電壓，并且tester的電壓源設(shè)定一個(gè)鉗制電流，防止電流過(guò)大損測(cè)試機(jī)。Step2: run一個(gè)特定condition的pattern，去toggle盡量多的晶體管on。等待 5~10ms。Step3: 量測(cè)流過(guò)VDD上的電流。Step4: run另外一個(gè)特定condition的pattern，去toggle盡量多的晶體管off。等待5~10ms。Step5: 量測(cè)流過(guò)VDD上的電流。Step6: 重復(fù)上述的step2到step5的步驟大概5~10次，取讀出的平均值。跟datasheet中的規(guī)范進(jìn)行比較。各種測(cè)試的測(cè)試覆蓋率的大概情況如下面圖（16）所示：圖（16）如上圖所示，hardware直接量測(cè)是最直接的方法，但是這種方法可以測(cè)試的電路有限，很多內(nèi)部電路無(wú)法通過(guò)這種方法完成。而Stuck At測(cè)試和IDDQ測(cè)試的組合，可以有效的在時(shí)間和成本經(jīng)濟(jì)的情況下提高測(cè)試覆蓋率。3

其它的Hardware測(cè)試介紹

連通性測(cè)試介紹

連通性測(cè)試是測(cè)試芯片的管腳是否有確實(shí)連接到測(cè)試機(jī)之上，芯片的管腳之間是否有短路的一種測(cè)試，通常情況下，這項(xiàng)測(cè)試會(huì)放在第一項(xiàng)進(jìn)行，因?yàn)檫B通性測(cè)試可以很快發(fā)現(xiàn)測(cè)試機(jī)的setup問(wèn)題，以及芯片管腳開(kāi)短路的問(wèn)題，從而在第一時(shí)間發(fā)現(xiàn)bad dut，節(jié)省測(cè)試成本。如下圖（17）所示的一個(gè)封裝芯片的剖面圖，造成連通性失效主要有這幾個(gè)原因：a) 制造過(guò)程中的問(wèn)題，引起某些pin腳的開(kāi)短路。b) 封裝中的missing bonding wires,會(huì)造成開(kāi)路。c) 靜電問(wèn)題，造成某個(gè)pin被打壞從而造成開(kāi)短路問(wèn)題。d) 封裝過(guò)程中造成的die crack或者某個(gè)pin腳的彎曲。圖（17）這個(gè)測(cè)試主要是去測(cè)試pin的ESD保護(hù)二極管。一般情況下，會(huì)把open/short測(cè)試放在一個(gè)項(xiàng)目里同時(shí)測(cè)試，也有情況是需要分開(kāi)測(cè)試這兩個(gè)項(xiàng)目。測(cè)試某個(gè)pin到ground/其它pin之間的連通性，如下圖（18），圖（18）Step1: 所有不測(cè)試的pin都置0v。Step2: 在需要測(cè)試的pin上source一個(gè)-100uA的電流。Step3: 量測(cè)這個(gè)在測(cè)試的pin上的電壓--如果tester與這個(gè)測(cè)試pin接觸很好，并且這個(gè)pin本身沒(méi)有任何的開(kāi)路或者短路到VDD/ground/其它的pin腳上，那么理想的測(cè)試到的電壓會(huì)是-0.7v。--如果這個(gè)在測(cè)試的pin有開(kāi)路的fault，會(huì)量測(cè)到一個(gè)大的負(fù)電壓。--如果這個(gè)在測(cè)試的pin有短路到vdd/ground/其它的pin上，會(huì)量測(cè)到一個(gè)接近0v的電壓?？紤]到實(shí)際的電路的情況，一般limit設(shè)置為-1.5V ~-0.2V。測(cè)試某個(gè)pin到VDD/其它pin之間的連通性，如下圖（19）圖（19）Step1: 所有不測(cè)試的pin都置0v。Step2: 在需要測(cè)試的pin上source一個(gè)100uA的電流。Step3: 量測(cè)這個(gè)在測(cè)試的pin上的電壓。--如果tester與這個(gè)測(cè)試pin接觸很好，并且這個(gè)pin本身沒(méi)有任何的開(kāi)路或者短路到VDD/ground/其它的pin腳上，那么理想的測(cè)試到的電壓會(huì)是0.7v。--如果這個(gè)在測(cè)試的pin有開(kāi)路的fault，會(huì)量測(cè)到一個(gè)大的正電壓。--如果這個(gè)在測(cè)試的pin有短路到vdd/ground/其它的pin上，會(huì)量測(cè)到一個(gè)接近0v的電壓?？紤]到實(shí)際的電路的情況，一般limit設(shè)置為0.2V~1.5V。

DC參數(shù)測(cè)試（DC Parameters Test）

DC參數(shù)的測(cè)試，一般都是force電流測(cè)試電壓或者force電壓測(cè)試電流，主要是測(cè)試阻抗性。一般各種DC參數(shù)都會(huì)在datasheet里面標(biāo)明，測(cè)試的主要目的是確保delivery的芯片的DC參數(shù)值符合規(guī)范。IDD測(cè)試IDD測(cè)試（或者叫做ICC測(cè)試），在CMOS電路中是測(cè)試Drain to Drain的流動(dòng)電流的，在TTL電路中是測(cè)試Collector to Collector的流動(dòng)電流。如下面圖（20）所示：圖（20）Gross IDD/ICC Test (power pin short test)電源pin的短路測(cè)試，通常Open/short測(cè)試后馬上進(jìn)行，如果在制造過(guò)程中有issue，導(dǎo)致了電源到地的短路，會(huì)測(cè)試到非常大的電流，也會(huì)反過(guò)來(lái)?yè)p害到測(cè)試機(jī)本身。測(cè)試的基本方法如下面圖（21）所示圖（21）Step1: 給VDD上最高電壓，并且tester的電壓源設(shè)定一個(gè)鉗制電流，防止電流過(guò)大損測(cè)試機(jī)。Step2: 所有的輸入pin置高，所有的輸出pin置0. 等待5~10ms。Step3: 量測(cè)流過(guò)VDD上的電流，正向或者反向電流過(guò)高都說(shuō)明電源到地短路了。Static IDD/ICC Test (靜態(tài)功耗測(cè)試)這個(gè)項(xiàng)目是測(cè)試當(dāng)芯片在靜態(tài)或者idle state的情況下，流過(guò)VDD的漏電，這個(gè)參數(shù)對(duì)低功耗應(yīng)用場(chǎng)景特別重要；這項(xiàng)測(cè)試也能檢測(cè)出一些在制造中產(chǎn)生的margin defect，這些defect非常有可能會(huì)給芯片帶來(lái)潛在的可靠性風(fēng)險(xiǎn)。測(cè)試方法與下面圖（22）所示圖（22）Step1: 給VDD上最高電壓，并且tester的電壓源設(shè)定一個(gè)鉗制電流，防止電流過(guò)大損測(cè)試機(jī)。Step2: 跑pre-condition pattern,把芯片設(shè)置到低功耗狀態(tài)。等待5~10ms。Step3: 量測(cè)流過(guò)VDD上的電流，根據(jù)datasheet中的標(biāo)識(shí)設(shè)定limit，超過(guò)limit即表示壞品。Dynamic IDD/ICC Test (動(dòng)態(tài)功耗測(cè)試)這個(gè)項(xiàng)目是測(cè)試當(dāng)芯片在不停地運(yùn)行某種function的情況下，流過(guò)VDD的電流。這個(gè)類似于某種工作情況下的功耗，需要meet產(chǎn)品spec中的值，對(duì)于功耗要求嚴(yán)格的應(yīng)用方案，此項(xiàng)指標(biāo)非常重要。測(cè)試方法如下面圖（23）所示：圖（23）Step1: 給VDD上最高電壓，并且tester的電壓源設(shè)定一個(gè)鉗制電流，防止電流過(guò)大損測(cè)試機(jī)。
Step2: 讓芯片持續(xù)不斷的運(yùn)行特定的pattern,等待5~10ms。Step3: 量測(cè)流過(guò)VDD上的電流，根據(jù)datasheet中的標(biāo)識(shí)設(shè)定limit，超過(guò)limit表示壞品。

Leakage測(cè)試

芯片內(nèi)部晶體管不可能在理想的狀態(tài)，因此或多或少會(huì)存在一定的漏電流，需要測(cè)試漏電，保證漏電是在正常的允許的范圍內(nèi)，而不是潛在的defect。Input Leakage Test（IIH and IIL）IIH是當(dāng)芯片的某個(gè)input pin被設(shè)定為輸入VIH時(shí)，從這個(gè)input pin到芯片的ground之間的漏電流，如下圖（24）所示圖（24）IIL是當(dāng)芯片的某個(gè)input pin被設(shè)定為輸入VIL時(shí)，從芯片的VDD 到這個(gè)input pin的之間的漏電流，如下圖（25）所示圖（25）Output Tristate Leakage Test（IOZL and IOZH）Tristate表示的是輸出pin是高阻狀態(tài)，當(dāng)這個(gè)時(shí)候，如果輸出pin上有電壓VDD，那么從輸出pin到芯片的ground上會(huì)有漏電（IOZH）；如果輸出pin接地，那么從芯片的VDD到這個(gè)輸出pin上也會(huì)有漏電（IOZL），如下面圖（26）所示，這些漏電必須保持在spec規(guī)定的范圍內(nèi)，以確保芯片的正常工作，不會(huì)有潛在的defect產(chǎn)生。圖（26）Output Logic Low DC Test（VOL/IOL）VOL表示的是當(dāng)輸出pin為狀態(tài)low的時(shí)候的最大電壓，IOL表示的是在此種狀態(tài)下這個(gè)輸出pin的最大的電流驅(qū)動(dòng)能力，這個(gè)項(xiàng)目是測(cè)試當(dāng)此狀態(tài)下的輸出pin對(duì)地的電阻大小，如下面圖（27）所示。圖（27）Output Logic High DC Test（VOH/IOH）VOH表示的是當(dāng)輸出pin為狀態(tài)high的時(shí)候的最小電壓，IOH表示的是在此種狀態(tài)下這個(gè)輸出pin的最大的電流驅(qū)動(dòng)能力，這個(gè)項(xiàng)目是測(cè)試當(dāng)此狀態(tài)下的芯片的VDD到這個(gè)輸出pin的電阻大小，如下面圖（28）所示。圖（28）隨著芯片工藝越來(lái)越先進(jìn)，晶體管密度越來(lái)越高，芯片測(cè)試的復(fù)雜度和難度也成倍地增長(zhǎng)。本文通過(guò)各種失效模式及檢測(cè)機(jī)理的討論，梳理了一下基本的測(cè)試概念。后續(xù)我們會(huì)再針對(duì)混合信號(hào)測(cè)試、RF測(cè)試、DFT測(cè)試進(jìn)行一些探討，謝謝！
北京漢通達(dá)科技主要業(yè)務(wù)為給國(guó)內(nèi)用戶提供通用的、先進(jìn)國(guó)外測(cè)試測(cè)量設(shè)備和整體解決方案，產(chǎn)品包括多種總線形式（臺(tái)式/GPIB、VXI、PXI/PXIe、PCI/PCIe、LXI等）的測(cè)試硬件、相關(guān)軟件、海量互聯(lián)接口等。經(jīng)過(guò)二十年的發(fā)展，公司產(chǎn)品輻射全世界二十多個(gè)品牌，種類超過(guò)1000種。值得一提的是，我公司自主研發(fā)的BMS測(cè)試產(chǎn)品、芯片測(cè)試產(chǎn)品代表了行業(yè)一線水平