請回答2021！解鎖芯海科技十大年度關(guān)鍵詞！

數(shù)字經(jīng)濟的發(fā)展？ 我們邀請了開源大咖們空降出鏡解答 請回答 OpenHarmony 更多開源生態(tài)發(fā)展軌跡 更多技術(shù)先鋒思想碰撞 我們上海見！ （直播二維碼） 預(yù)約官方直播，精彩不錯過

RISC-V（Reduced Instruction Set Computing – V）無疑正是當(dāng)下芯片產(chǎn)業(yè)的熱門關(guān)鍵詞！使用最開放開源協(xié)議之一的BSD，只用十年就達到出貨量100億顆（ARM 指令集芯片達到相同出貨量用了近 30 年）的RISC-V，大有與x86和Ar

引言 目前，大多數(shù)自由文本搜索技術(shù)采用類似于Lucene的策略，通過解析搜索文本為各個組成部分來定位關(guān)鍵詞。這種方法在處理少量關(guān)鍵詞時表現(xiàn)良好。但當(dāng)搜索的關(guān)鍵詞數(shù)量達到10萬個或更多時，這種

活動中，洲明科技星鉆系列Upanel AM 1.2-F顯示屏憑借薄如蟬翼、體感冰屏的產(chǎn)品特性，榮獲大獎。

7月23日，由中國通信標準化協(xié)會主辦，中國信息通信研究院（簡稱“中國信通院”）承辦的“2024可信云大會”在京召開。大會上，中國信通院正式發(fā)布“2024云計算十大關(guān)鍵詞”，中國信通院云計算與大數(shù)

5月18日，由光電匯主辦的“2023年中國十大光學(xué)產(chǎn)業(yè)技術(shù)”年度評選頒獎典禮于武漢光谷科技會展中心隆重召開。經(jīng)專家評審、網(wǎng)絡(luò)投票等嚴格評選，度亙核芯“用于車載激光雷達的940nm芯片與光纖模塊”在一

的一筆共同奏響中國基礎(chǔ)軟件的光輝歲月作為OpenHarmony生態(tài)的領(lǐng)軍企業(yè)深開鴻通過三個關(guān)鍵詞帶你讀懂《2023OpenHarmony年度運營報告》01繁榮202

近日，在煙臺召開的兩院院士評選“2023年中國/世界十大科技進展新聞”發(fā)布會上，公布了“2023年度山東省十大科技創(chuàng)新成果”榜單。其中，睿創(chuàng)微納憑借其研發(fā)的8微米非制冷紅外熱成像模組，榮獲榜單之首，填補了世界空白。

1月11日，兩院院士評選“2023年中國/世界十大科技進展新聞”發(fā)布會在煙臺召開，會上公布“2023年度山東省十大科技創(chuàng)新成果”榜單。

總結(jié)為以下四個關(guān)鍵詞。 聚焦 —? 曙光算力服務(wù)緊跟市場趨勢，積極參與信通院新一代算力網(wǎng)技術(shù)創(chuàng)新聯(lián)盟、首批可信算力云服務(wù)-智能平臺和“算力星圖”計劃。通過深度參與行業(yè)標準和技術(shù)創(chuàng)新，曙光智算成功通過首批“可信算力服務(wù)-智

12月26日，“2023年度十大科技名詞”在京發(fā)布?！按笳Z言模型、生成式人工智能、量子計算、腦機接口、數(shù)據(jù)要素、智慧城市、碳足跡、柔性制造、再生稻、可控核聚變”入選。十個最具影響力和代表性的科技名詞

原文標題：測測這10個AI關(guān)鍵詞你清楚幾個？第4個今年最火 文章出處：【微信公眾號：微軟科技】歡迎添加關(guān)注！文章轉(zhuǎn)載請注明出處。

之前的因為一些問題發(fā)的code有點問題，這次把更新之后code發(fā)了出來，雖然也不是很完善但是初步還是可以用的； 對應(yīng)的code如下： `timescale 1ns / 1ps modulecreat_PWM ( inputwireclk,//系統(tǒng)時鐘為100MHz inputwirerst,//系統(tǒng)復(fù)位 inputwirekey_flag1,//占空比上調(diào) inputwirekey_flag2,//占空比下調(diào) inputwirekey_flag3,//頻率上調(diào) inputwirekey_flag4,//頻率下調(diào) output regPWM ); //PWM波形頻率選擇 reg [1:0] Frequency_seting; always @(posedge clk or negedge rst) if( rst == 1\'b0 ) Frequency_seting <= 2\'b00; else if( (Frequency_seting == 2\'b11) && (key_flag3==1\'b1) ) Frequency_seting <= 2\'b00; else if( (Frequency_seting == 2\'b00) && (key_flag4==1\'b1) ) Frequency_seting <= 2\'b11; else if( key_flag3==1\'b1 ) Frequency_seting <= Frequency_seting + 1\'b1; else if( key_flag4==1\'b1 ) Frequency_seting <= Frequency_seting - 1\'b1; else Frequency_seting <= Frequency_seting; //PWM波形的頻率設(shè)定 reg [23:0] Frequency_CNT_MAX; always @(posedge clk or negedge rst) if( rst == 1\'b0 ) Frequency_CNT_MAX <= 24\'d9_999; else case( Frequency_seting ) 2\'b00 : Frequency_CNT_MAX <= 24\'d9_999; 2\'b01 : Frequency_CNT_MAX <= 24\'d99_999; 2\'b10 : Frequency_CNT_MAX <= 24\'d999_999; 2\'b11 : Frequency_CNT_MAX <= 24\'d9_999_999; default : Frequency_CNT_MAX <= 24\'d9_999; endcase //PWM頻率生成計數(shù)器模塊 reg [23:0] counter; always @(posedge clk or negedge rst) if( rst == 1\'b0 ) counter <= 0; else if( counter == Frequency_CNT_MAX) counter <= 0; else counter <= counter + 1\'b1; //占空比調(diào)節(jié)模塊，步進為10% reg [23:0] duty_counter; always @(posedge clk or negedge rst) if( rst == 1\'b0 ) duty_counter <= Frequency_CNT_MAX/2; else if( key_flag1 == 1\'b1 ) duty_counter <= duty_counter + (Frequency_CNT_MAX/10); else if( key_flag2 == 1\'b1 ) duty_counter <= duty_counter - (Frequency_CNT_MAX/10); else duty_counter <= duty_counter; //生成PWM always @(posedge clk or negedge rst) if( rst == 1\'b0 ) PWM <= 1\'b0; else if( duty_counter <= counter ) PWM <= 1\'b1; else PWM <= 1\'b0; endmodule 對應(yīng)的測試用的testbench如下： `timescale 1ns/1ns module tb_creat_PWM(); //****************** Parameter and Internal Signal *******************// //wire define wirePWM; //reg define reg clk; reg rst; reg key_flag1; reg key_flag2; reg key_flag3; reg key_flag4; //***************************** Main Code ****************************// initial begin clk = 1\'b1; rst <= 1\'b0; key_flag1 <= 1\'b0; key_flag2 <= 1\'b0; key_flag3 <= 1\'b0; key_flag4 <= 1\'b0; #201; rst <= 1\'b1; #200; key_flag1 <= 1\'b1; #100; key_flag1 <= 1\'b0; #20000000; key_flag1 <= 1\'b1; #100; key_flag1 <= 1\'b0; #20000000; #20000000; $stop; end // creator clk always #10 clk <= ~clk; //*************************** Instantiation **************************// creat_PWMcreat_PWM_inst ( .clk ( clk), .rst ( rst), .key_flag1 ( key_flag1 ), .key_flag2 ( key_flag2 ), .key_flag3 ( key_flag3 ), .key_flag4 ( key_flag4 ), .PWM ( PWM) ); endmodule 對應(yīng)的原始code中的參數(shù)如果修改一下是可以大幅縮短仿真時間，但是一時沒有想起對應(yīng)的修改模塊內(nèi)部變量的方法，后面找到后再進行補充。 寫的還是感覺比較差勁，只能說說慢慢進步吧，自己也是自學(xué)不久。

由于今天連續(xù)多次無法發(fā)布該文章，心態(tài)真的是崩了，由于基礎(chǔ)的PWM比較簡單，此次先給大家展示個半成品，完整狀態(tài)對應(yīng)的PWM頻率、占空比均可調(diào)節(jié)，對應(yīng)的模塊結(jié)構(gòu)圖如下： 對應(yīng)的基本code如下： modulecreat_PWM ( inputwireclk, //系統(tǒng)時鐘為50MHz inputwirerst, inputwirekey_flag1, inputwirekey_flag2, output regPWM ); parameter Frequency_CNT_MAX = 16\'d49_999; //輸出PWM為1KHz，1ms=5000*20ns //PWM頻率生成計數(shù)器模塊 reg [15:0] couter; always @(posedge clk or negedge rst) if( rst == 1\'b0 ) couter <= 0; else if( couter == Frequency_CNT_MAX ) couter <= 0; else couter <= couter + 1\'b1; //占空比調(diào)節(jié)模塊 reg [15:0] duty_counter; always @(posedge clk or negedge rst) if( rst == 1\'b0 ) duty_counter <= 16\'d24_999; else if( key_flag1 == 1\'b1 ) duty_counter <= duty_counter + 16\'d49; else if( key_flag2 == 1\'b1 ) duty_counter <= duty_counter - 16\'d49; else duty_counter <= duty_counter; //生成PWM always @(posedge clk or negedge rst) if( rst == 1\'b0 ) PWM <= 1\'b0; else if( duty_counter <= Frequency_CNT_MAX ) PWM <= 1\'b1; else PWM <= 1\'b0; endmodule 由于是第一次在電子發(fā)燒友上發(fā)文章，體驗感覺真的不太友好，希望能夠把文章的自動保存功能給加上，否則沒有備份真的讓人不開心

FPGA 年度關(guān)鍵詞，我的想法是“標準化”；今年的工作中遇到了不少同事的issues，本身都是小問題或者很細節(jié)的東西但是卻反復(fù)出現(xiàn)問題，目前想到的最好的辦法是做好設(shè)計規(guī)則的標準化才能避免，不知道大家有沒有更好的建議？