半導(dǎo)體前端工藝：沉積——“更小、更多”，微細化的關(guān)鍵（上）

沉積：“加法工藝” 在前幾篇文章（點擊查看），我們一直在借用餅干烘焙過程來形象地說明半導(dǎo)體制程 。在上一篇我們說到，為制作巧克力夾心，需通過“刻蝕工藝”挖出餅干的中間部分，然后倒入巧克力糖漿，再蓋上一層餅干層?！暗谷肭煽肆μ菨{”和“蓋上餅干層”的過程在半導(dǎo)體制程中就相當(dāng)于“沉積工藝”。

▲圖1：倒入巧克力糖漿后，再蓋上一層餅干層

沉積工藝非常直觀：將晶圓基底投入沉積設(shè)備中，待形成充分的薄膜后，清理殘余的部分即可以進入下一道工藝了。

在半導(dǎo)體制程中，移除殘余材料的“減法工藝”不止“刻蝕”一種，引入其他材料的“加法工藝”也非“沉積”一種。比如，光刻工藝中的光刻膠涂敷，其實也是在基底上形成各種薄膜；又如氧化工藝中晶圓（硅）氧化，也需要在基底表面添加各種新材料。那為什么唯獨要強調(diào)“沉積”工藝呢？

這背后的原因，正是半導(dǎo)體的微細化趨勢。如今，市場對電子產(chǎn)品的性能和低電耗的要求越來越高，這就需要更加“微細”的半導(dǎo)體來做支撐。如果采用體積更小、耗能更低的半導(dǎo)體，就可以在電子產(chǎn)品中添加更多功能。想實現(xiàn)半導(dǎo)體的微細化，就需要由不同材料沉積而成的薄膜層，使芯片內(nèi)部不同部分各司其職。金屬層就是其中的一種。過去，半導(dǎo)體制造商曾采用導(dǎo)電性1較高的鋁做芯片的金屬布線。但隨著鋁微細化技術(shù)遇到瓶頸，制造商就利用導(dǎo)電性更高的銅代替鋁布線。但采用銅就出現(xiàn)了一個新問題，與鋁不同，銅會擴散到不應(yīng)擴散的地方（二氧化硅，SiO2）。為防止銅擴散，制造商們就必須在銅布線區(qū)形成阻擋層，即一種高質(zhì)量的薄膜涂層。

半導(dǎo)體核心元件層與布線層厚度只有頭發(fā)的數(shù)千分之一，想堆疊如此微細的元件和布線層，就需要沉積超薄且厚度極均勻的薄膜。這也是為什么沉積技術(shù)在半導(dǎo)體制程技術(shù)如此重要。本期文章所涉及的“沉積工藝”，又稱為薄膜（Thin film）工藝，希望能為讀者提供參考。

薄膜的分類與作用

“加法工藝”在半導(dǎo)體制程中至關(guān)重要，因為半導(dǎo)體是無法僅憑硅一種材料完成任何操作的：薄膜可以劃分兩個區(qū)域，使其不互相干擾；或通過互連電線，連接兩個區(qū)域；必要時，還需要通過特殊的薄膜涂層來加強或減弱電場的力度；還可提前生成薄膜，為下一道工藝做準(zhǔn)備等。接下來我們將詳細講解一下薄膜的幾種作用。

介質(zhì)薄膜是重要的半導(dǎo)體薄膜之一。它可用作電路間的絕緣層，掩蔽半導(dǎo)體核心元件的相互擴散和漏電現(xiàn)象，從而進一步改善半導(dǎo)體操作性能的可靠性；它還可用作保護膜，在半導(dǎo)體制程的最后環(huán)節(jié)生成保護膜，保護芯片不受外部沖擊；或用作隔離膜，在堆疊一層層元件后進行刻蝕時，防止無需移除的部分被刻蝕。淺槽隔離（STI，Shallow Trench Isolation）2和金屬層間電介質(zhì)層（IMD，Intermetal Dieletric）3就是典型的例子。沉積材料主要有二氧化硅（SiO2），碳化硅（SiC）和氮化硅（SiN）等。

▲圖2：STI在相鄰元件之間形成陡峭溝渠，防止漏電

另外，還有金屬薄膜。芯片底部的元件（晶體管）如果未經(jīng)連接是起不到任何作用的。想要使不同的元件各司其職，必須將它們與其他元件和電源連接起來。元件的連接需要通過鈦、銅或鋁等金屬進行布線，連接金屬布線和元件，還需要生成接觸點（Contact）。這就像家電產(chǎn)品中連接電子線路板上的元件與元件時需焊接電線一樣：連在電子線路板上的電線相當(dāng)于半導(dǎo)體的金屬布線，焊接點就相當(dāng)于半導(dǎo)體內(nèi)的接觸點。

除此之外，沉積工藝在晶體管的高介電性薄膜和用于多重曝光4的硬掩模等方面應(yīng)用范圍也非常廣泛?？梢哉f，沉積在制造工藝中無處不在。不僅如此，過去沒有采用沉積方式的工藝如今也開始采用沉積方式。高介電性薄膜就是其中之一。隨著半導(dǎo)體的微細化發(fā)展，半導(dǎo)體需要更高質(zhì)量、更精準(zhǔn)的薄膜。因此，過去以氧化工藝制作的高介電性薄膜，如今也開始以沉積方式制作。

衡量沉積質(zhì)量的主要指標(biāo)：均勻度、臺階覆蓋率、溝槽填充

▲圖3：高均勻度&低均勻度的示例

在講解薄膜沉積方式之前，我們先來了解幾個衡量沉積質(zhì)量的主要指標(biāo)。這些指標(biāo)與刻蝕工藝有很多相似之處。第一個指標(biāo)就是均勻度。顧名思義，該指標(biāo)就是衡量沉積薄膜厚度均勻與否的參數(shù)。薄膜沉積和刻蝕工藝一樣，需將整張晶圓放入沉積設(shè)備中。因此，晶圓表面不同角落的沉積涂層有可能厚度不一。高均勻度表明晶圓各區(qū)域形成的薄膜厚度非常均勻。

第二個指標(biāo)為臺階覆蓋率（Step Coverage）。如果晶圓表面有斷層或凹凸不平的地方，就不可能形成厚度均勻的薄膜。臺階覆蓋率是考量膜層跨臺階時，在臺階處厚度損失的一個指標(biāo)，即跨臺階處的膜層厚度與平坦處膜層厚度的比值。臺階覆蓋率越接近1，表明跨臺階處（底部或側(cè)壁）膜層厚度與平坦處膜層相差越少，越遠離1（即越小于1）表明跨臺階處的膜層厚度對比平坦處膜層厚度越薄。

▲ 圖4：臺階覆蓋率（上圖）& 溝槽填充（下圖）示例

最后一個指標(biāo)是溝槽填充（Gap fill）。溝槽填充是衡量溝槽（Gap）填充程度的一個參數(shù)。如圖4所示，半導(dǎo)體表面有很多凹凸不平的溝槽，沉積過程中很難保證可以把所有溝槽都填得嚴嚴實實。溝槽填充能力差，就會形成孔洞（Void），會影響材料的致密性，從而影響薄膜強度，造成坍塌。如果說“等向性刻蝕”是沒有方向選擇性地移除了不該移除的部分，沉積工藝中的“溝槽填充能力差”即表明沒有填充到該填充的地方。

沉積方式

與前面我們所講的工藝相同，沉積工藝也可分為化學(xué)氣相沉積（CVD，Chemical Vapor Deposition）和物理氣相沉積（PVD， Physical Vapor Deposition）。CVD是指通過化學(xué)方法在晶圓表面沉積涂層的方法，一般是通過給混合氣體施加能量來進行。假設(shè)想在晶圓表面沉積物質(zhì)（A），則需先向沉積設(shè)備輸入可生成物質(zhì)（A）的兩種氣體（B和C），然后給氣體施加能量，促使氣體B和C發(fā)生化學(xué)反應(yīng)。

化學(xué)方程式如下：

B + C + （能量等） →A +副產(chǎn)物

CVD的優(yōu)點是速率快，且由于在晶圓表面發(fā)生化學(xué)反應(yīng)，擁有優(yōu)秀的臺階覆蓋率。但從上述化學(xué)方程式中不難看出，其缺點就是產(chǎn)生副產(chǎn)物廢氣。在半導(dǎo)體制程中，很難將這些廢氣完全排出，難免會參雜些不純物質(zhì)。因此，CVD多用于不需要精準(zhǔn)把控材料特性的沉積涂層，如沉積各種消耗性的膜層（硬掩模）或各種厚絕緣薄膜等。

▲ 圖5：化學(xué)氣相沉積 vs 物理氣相沉積

PVD則向晶圓表面直接轟擊要沉積的材料。也就是說，如果想在晶圓表面沉積A物質(zhì)，則需將A物質(zhì)氣化后，使其沉積到晶圓表面。常用的PVD方法有濺射（Sputtering）5，這在刻蝕工藝中也曾涉及過。在這種方法中，我們先向A物質(zhì)靶材（Target）轟擊離子束（主要采用惰性氣體），使A物質(zhì)粒子濺射出來，再將脫落的粒子轉(zhuǎn)移至硅片表面，并形成薄膜。

PVD的優(yōu)點是無副產(chǎn)物，沉積薄膜的純度高，且還可以沉積鎢（W）、鈷（Co）等無反應(yīng)能力的純凈物材料。因此，多用于純凈物的金屬布線。

還有一種比較特殊的方法，即原子層沉積（ALD，Atomic Layer Deposition）。前面說到的CVD和PVD兩種方式，要么是通過氣體的化學(xué)反應(yīng)在晶圓表面沉積所需物質(zhì)，要么是通過轟擊離子束的物理過程沉積所需物質(zhì)。ALD則與上述兩種方式有所不同。如果想用這種方法在晶圓表面上沉積薄薄的一層A物質(zhì)，則要先備好經(jīng)反應(yīng)后可生成A物質(zhì)的反應(yīng)物B和C。反應(yīng)物B必須是容易被晶圓表面吸附的氣體（前驅(qū)體，Precursor），反應(yīng)物C則應(yīng)具有較強的反應(yīng)活性。在ALD過程中，需先把氣體B吸附到晶圓表面，如果氣體B之間很難相互吸附，晶圓表面將形成一層由氣體B組成的原子層。然后，除去剩余氣體B并輸入氣體C，使吸附在晶圓表面上的氣體B和氣體C發(fā)生反應(yīng)，形成A物質(zhì)和其他副產(chǎn)物氣體，再除去多余的氣體A和副產(chǎn)物氣體。不斷反復(fù)上述過程，以單原子膜形式一層一層地在基底表面鍍膜。

▲ 圖6：傳統(tǒng)CVD vs ALD （摘自:（株）圖書出版HANOL出版社[半導(dǎo)體制造技術(shù)的理解293p]）

ALD的最大優(yōu)勢在于沉積層極均勻的厚度與優(yōu)異的臺階覆蓋率。氣態(tài)前驅(qū)體可縱橫吸附，且ALD一個周期只沉積一層原子層。但正是因為單原子層需要逐次沉積，沉積速率也就慢了下來。因此，ADL多用于DRAM電容器等縱橫比6高，需要高質(zhì)量膜層的區(qū)域。

從上述對沉積工藝的說明中不難看出，沉積工藝中也存在需權(quán)衡之處：要提高均勻度等精確度，只能犧牲沉積速率。在整個半導(dǎo)體制程中，精確度和速率似乎永遠位于蹺蹺板的兩端，需要不斷權(quán)衡，這對于沉積工藝來說也不例外。下期講講材料與溫度和材料選擇。