一、高速ADC/DAC技術的發(fā)展

隨著數(shù)字信號處理技術和數(shù)字電路工作速度的提高，以及對于系統(tǒng)靈敏度等要求的不斷提高，對于高速、高精度的ADC（Analog to DigitalConverter）、DAC（Digital toAnalog Converter）的指標都提出了很高的要求。 比如在雷達和衛(wèi)星通信中，所需要的信號帶寬已經達到了2GHz以上，而下一代的5G移動通信技術在使用毫米波頻段時也可能會用到2GHz以上的信號帶寬。 雖然有些場合（比如線性調頻雷達）可能采用頻段拼接的方式去實現(xiàn)高的帶寬，但是畢竟拼接的方式比較復雜，而且對于通信或其它復雜調制信號的傳輸也有很多限制。

根據(jù)Nyquist采樣定律，采樣率至少要是信號帶寬的2倍以上。同時為了支持靈活的制式、相控陣或大規(guī)模MIMO的波束賦形， 現(xiàn)代通信和雷達的收發(fā)機模塊越來越普遍采用數(shù)字中頻直接采樣 ，這其實進一步提高了對于高速模數(shù)轉換芯片的性能要求。下圖是一個典型的全數(shù)字雷達收發(fā)信機模塊的結構。

圖****1 高速ADC/DAC在現(xiàn)代全數(shù)字雷達中的應用

可以看到，ADC/DAC芯片是模擬域和數(shù)字域的邊界。一旦信號轉換到數(shù)字域，所有的信號都可以通過軟件算法進行處理和補償，而且這個處理過程通常不會引起額外的噪聲和信號失真。因此，把ADC/DAC芯片前移、實現(xiàn)全數(shù)字化處理是現(xiàn)代通信、雷達技術的發(fā)展趨勢。

在全數(shù)字化的發(fā)展過程中，模數(shù)轉換芯片需要采樣或者輸出越來越高的頻率、越來越高帶寬的信號。而在模擬到數(shù)字或者數(shù)字到模擬的轉換過程中造成的噪聲和信號失真通常是很難補償?shù)?，并且會對系統(tǒng)性能造成重大影響。所以，高速模數(shù)轉換芯片在采樣或者進行模數(shù)轉換時的性能對于系統(tǒng)指標至關重要。

目前在很多專用領域，使用的模數(shù)轉換芯片的采樣率可以達到非常高的程度。比如Fujitsu公司可以提供110G~130GHz的IP核，Keysight公司在高精度示波器里用到了單片40GHz采樣率、10bit的ADC芯片，以及高帶寬任意波發(fā)生器里用到了92GHz采樣率、8bit的DAC芯片等。這些專用的超高速模數(shù)轉換芯片通常用于特殊應用，比如光通信或者高端儀表等，比較難以單獨獲得。

在商用領域，很多高速模數(shù)轉換芯片的采樣率也都已經達到了GHz以上，同時也可以提供12bit以上的分辨率。 比如TI公司的ADC12J4000是4GHz采樣率、12bit分辨率的高速ADC芯片；而ADI公司的AD9129是5.6GHz采樣率、14bit分辨率的高速DAC芯片。這一方面要求ADC有比較高的采樣率以采集高帶寬的輸入信號，另一方面又要有比較高的位數(shù)以分辨細微的變化。

目前國內對于高速ADC/DAC的技術發(fā)展非常重視，很多國內研究所和大學都在開展相關課題的研究。 在面向新一代寬帶無線移動通信網的國家科技重大專項中，也明確提出了把分辨率不低于12比特，采樣率不低于3Gsps的基站所需的大寬帶、高動態(tài)范圍ADC/DAC芯片做為關鍵的核心技術之一。因此，如何對如此高帶寬、高采樣率、高分辨率和大動態(tài)范圍的ADC/DAC芯片進行有效地測試，驗證其在高速采樣情況下的性能指標是一個很關鍵的問題。

二、高速ADC性能測試原理

**對于高速的ADC芯片（>100MHz）測試來說，其主要指標分為靜態(tài)指標和動態(tài)指標2大類。**靜態(tài)指標主要有：

? Differential Non-Linearity (DNL)

? Integral Non-Linearity (INL)

? Offset Error

? Full Scale Gain Error

動態(tài)指標主要有：

? Total harmonic distortion (THD)

? Signal-to-noise plusdistortion (SINAD)

? Effective Number of Bits (ENOB)

? Signal-to-noise ratio (SNR)

? Spurious free dynamic range (SFDR)

要進行ADC這些眾多指標的驗證，可用的方法很多。 最常用的方法是給ADC的輸入端提供一個理想的正弦波信號，然后對ADC對這個信號采樣后的數(shù)據(jù)進行采集和分析。 因此，ADC的性能測試需要多臺儀器的配合并用軟件對測試結果進行分析。下圖是最常用的進行ADC性能測試的方法。

圖****4 高速ADC測試方法

在測試過程中，第1個信號發(fā)生器用于產生正弦波被測信號，第2個信號發(fā)生器用于產生采樣時鐘，采樣后的數(shù)字信號經FFT處理進行頻譜分析和計算得到動態(tài)指標，經過直方圖統(tǒng)計得到靜態(tài)指標。

圖****5 通過直方圖測試靜態(tài)參數(shù)

動態(tài)指標通常是對正弦波的采樣數(shù)據(jù)進行FFT頻譜分析，然后計算頻域的失真間接得到。 一個理想的正弦波經A/D采樣，再做后頻譜分析可能會變成如下圖的形狀。除了主信號以外，由于ADC芯片的噪聲和失真，在頻譜上還額外產生了很多噪聲、諧波和雜散，通過對這些分量的運算，可以得到ADC的動態(tài)參數(shù)。

圖****6 通過FFT頻譜分析測試動態(tài)參數(shù)

三、高速ADC性能測試系統(tǒng)

通過前面介紹可以知道， 要進行高速ADC芯片的性能驗證，需要兩臺足夠純凈的信號發(fā)生器分別產生正弦波輸入和采樣時鐘，另外需要有數(shù)字采集設備同步采集ADC的數(shù)字輸出，最后用軟件進行后分析數(shù)據(jù)處理。 下圖是一個典型可以支持到2.5GHz采樣率、14bit分辨率ADC的測試系統(tǒng)。

圖****7 2.5GHz采樣率、14bit以內ADC的測試系統(tǒng)

如圖所示，測試中使用微波信號源產生高精度、高純凈度的正弦波信號送給被測的ADC做為基準信號，ADC會在采樣時鐘的控制下對這個正弦波進行采樣，變換后的結果用邏輯分析儀采集下來。各測試設備的主要功能和要求如下：

· PSG是非常純凈的模擬源，其相噪特性非常優(yōu)異，其在產生2.5GHz頻率信號時的抖動約為23fs RMS，因此可以產生非常純凈的正弦波和采樣時鐘。對于高精度ADC的測試來說，測試中信號源產生的信號還需要用帶通濾波器進一步濾去諧波和雜散信號，濾波器的中心頻點等參數(shù)要根據(jù)用戶實際使用的測試頻率組合選擇。

· 由于ADC的模擬部分對于數(shù)字噪聲非常敏感，因此ADC的供電要模擬和數(shù)字部分分開，PCB板上還要對模擬部分電源做充分濾波。測試中采用高質量的N6700系統(tǒng)提供多路電源供電，其電源的噪聲<0.5mVRMS。另外，如有需要，N6700還可以模擬電源的波動或者異常以檢驗對于ADC性能的影響。

· ADC轉換后的結果要通過邏輯分析儀采集下來，邏輯分析儀工作在狀態(tài)采樣模式，需要使用的通道數(shù)取決于ADC的位數(shù)，狀態(tài)采樣率取決于ADC的采樣率，存儲深度取決于采樣率和FFT分析的頻率以及直方圖統(tǒng)計需要的數(shù)據(jù)量。U4164邏輯分析儀可以支持單邊沿到2.5Gbps或者雙邊沿到4Gbps的狀態(tài)采樣速率，以及到每通道200M點的存儲深度。

對于采用了JESD204B接口的ADC芯片來說，其數(shù)字接口的輸出不再是并行接口，而是高速的串行接口，接口速率可達12.5Gbps甚至更高。 對于這么高速的串行數(shù)據(jù)捕獲，可以采用高速的多通道的M8020A誤碼儀的接收端做為接收設備，誤碼儀需要具備至少4個通道，同時每個通道都要內置相應的信號均衡和獨立的時鐘恢復能力才能正?；謴蛿?shù)據(jù)。M8020A誤碼儀除了能用于數(shù)據(jù)捕獲以外，還能夠模擬出實際信號的速率、預加重、抖動、噪聲等用于JESD204B接口的DAC芯片的測試。

圖****8 JESD204B接口的高速ADC測試系統(tǒng)

對于JESD204B接口的芯片，除了捕獲數(shù)據(jù)進行ADC的性能分析，高速數(shù)字接口本身的信號質量驗證也非常重要。 JESD204B接口的電氣層面參考的是OIF組織的CEI（Common Electrical Interfaces）規(guī)范，目前最高速率為12.5Gbps，但也不排除未來提高到25Gbps的可能性。對于發(fā)送端信號質量的測試，主要是用寬帶示波器捕獲其發(fā)出的信號，并驗證其信號質量滿足規(guī)范要求。按照目前目前規(guī)范中的要求，12.5Gbps信號的最快上升時間在24ps，需要至少20GHz以上帶寬的示波器來進行信號質量測試。同時，示波器里還要配合上相應的眼圖、模板、時鐘恢復、抖動分析等測試軟件。下圖是JESD204B信號質量測試報告的一部分。

圖****9 JESD204B接口信號質量測試報告

根據(jù)不同的測試精度、頻率、采樣率需求，上述測試方案可能會有相應變化，也有可能會有不同的選件。測試中的ADC測試板、濾波器、時鐘變換電路、電纜等附件需要另行設計或專門選購。

四、測試結果分析

ADC產生的測試數(shù)據(jù)被邏輯分析儀、FPGA板或者誤碼儀捕獲下來后，需要送到測試軟件進行性能分析。 測試結果可以通過相應的軟件對ADC的采集結果進行分析，這個測試軟件可以用戶自己開發(fā)實現(xiàn)全自動測試，也可以手動控制儀器采集數(shù)據(jù)后用Matlab做后處理。

下圖是靜態(tài)參數(shù)的分析結果舉例：

圖****10 ADC靜態(tài)參數(shù)測試結果舉例

下圖是一個ADC動態(tài)參數(shù)測量的結果舉例：

圖****11 ADC動態(tài)參數(shù)測試結果舉例

五、高速DAC測試系統(tǒng)

對于DAC來說，測試方法和ADC相反，是在輸入端加數(shù)字激勵信號，在模擬輸出端測試其輸出性能的指標。 下圖是一個10GHz采樣率、8bit DAC的測試系統(tǒng)。

圖****12 10GHz采樣率、8bit DAC的測試系統(tǒng)

系統(tǒng)主要測試參數(shù)：非線性、上升時間、SNR、SFDR、SND、ENOB參數(shù)測試。

測試中使用多通道、高帶寬的任意波發(fā)生器產生采樣時鐘和多路數(shù)字激勵信號，并行數(shù)據(jù)經DAC轉換成模擬量后送給測試儀器做分析。 根據(jù)測試項目的不同，需要的測試儀器也不同。對于靜態(tài)參數(shù)的測量用的是萬用表，對于動態(tài)參數(shù)的測量用的是頻譜儀。

DAC產生的測試數(shù)據(jù)被捕獲下來送到測試軟件進行分析。測試結果可以通過相應的軟件對DAC的采集結果進行分析，這個測試軟件可以用戶自己開發(fā)實現(xiàn)全自動測試，也可以手動控制儀器采集數(shù)據(jù)后用Matlab做后處理。下圖是一個DAC動態(tài)參數(shù)測量的結果舉例：

圖****13 DAC動態(tài)參數(shù)測試結果舉例