PCIe6.0助力AI人工智能應(yīng)用

PCIe技術(shù)，數(shù)據(jù)交互的高速公路

PCIe總線的前身是PCI（Peripheral Component Interconnect）總線協(xié)議，由英特爾于1992年提出，并聯(lián)合業(yè)界合作伙伴成立了名為PCI-SIG (PCI Special Interest Group)（PCI 特殊興趣組J）的企業(yè)聯(lián)盟，負(fù)責(zé)PCI總監(jiān)的標(biāo)準(zhǔn)制定和推廣。

PCI提出的目的是簡化主板的總線接口，并提高數(shù)據(jù)傳輸總線的性能。由于PCI總線跟ISA總線都使用了并行總線設(shè)計，所以傳輸速度會受到影響。此外，PCI總線由于采用了帶寬共享機制，因此在高負(fù)載下會出現(xiàn)設(shè)備之間會搶帶寬的現(xiàn)象。最后，由于PCI不支持熱插拔，因此也不能更好的支持更換磁盤的操作。

為了解決PCI總線的缺陷，2004年英特爾聯(lián)合伙伴對PCI技術(shù)進行了升級，正式發(fā)布了PCI Express（簡稱PCIe）總線，并陸續(xù)推出了PCIe1.0、PCIe2.0、PCIe3.0、PCIe4.0、PCIe5.0和PCIe6.0規(guī)范，不斷的進行帶寬優(yōu)化。

實際上，近兩年火爆的CXL技術(shù)，其底層就是基于PCIe技術(shù)。隨著大數(shù)據(jù)分析、視頻渲染等技術(shù)的飛速發(fā)展，以及異構(gòu)計算模式的興起，對于CPU與GPU、CPU與DPU等之間數(shù)據(jù)交互的帶寬提出了更高的要求。于是，PCIe 6.0 標(biāo)準(zhǔn)應(yīng)運而生。

受到人工智能/機器學(xué)習(xí)（AI/ML）和數(shù)據(jù)中心、云、高性能計算等數(shù)據(jù)密集型應(yīng)用的驅(qū)動，數(shù)據(jù)中心架構(gòu)正在持續(xù)演進，這對PCIe接口提出了更高的要求。作為CPU與存儲之間的連接通道，PCIe自推出以來始終扮演著重要的作用。隨著大數(shù)據(jù)分析、視頻渲染等技術(shù)的飛速發(fā)展，PCIe6.0標(biāo)準(zhǔn)于去年初正式發(fā)布，相比較上一代PCIe 5.0規(guī)范，帶寬再次翻倍，達到了64 GT / s。

PCI Express 6.0 (PCIe 6.0) 規(guī)范由 PCI-SIG 于 2022 年 1 月發(fā)布。最新一代的 PCIe 標(biāo)準(zhǔn)帶來了許多激動人心的新功能，旨在提高計算密集型工作負(fù)載的性能，包括數(shù)據(jù)中心、 AI/ML 和 HPC 應(yīng)用程序。

雖然PCIe 5.0正在廣泛流行并被主流設(shè)計所采用，但業(yè)界急切地等待PCIe 6.0的推出。好消息是PCIe 6.0帶來了更高的性能和一系列新特性，包括64GT/s的數(shù)據(jù)速率，采用具有吞吐量和延遲優(yōu)勢的 FLIT，以及新的低功耗狀態(tài)L0p，實現(xiàn)了真正的帶寬擴展來降低功耗。

自 PCIe 3.0 以來，每一代新標(biāo)準(zhǔn)的數(shù)據(jù)速率都翻了一番。 PCIe 6.0 將數(shù)據(jù)速率提高到每秒 64 千兆傳輸 (GT/s)，是 PCIe 5.0 的兩倍。 對于顯卡和網(wǎng)卡典型的 x16 鏈路，鏈路帶寬達到每秒 128 GB (GB/s)。 與前幾代產(chǎn)品一樣，PCIe 6.0 鏈路是全雙工的，因此它可以同時在兩個方向上提供 128 GB/s 的帶寬，總帶寬容量為 256 GB/s。

PCIe 除了已經(jīng)廣泛擴展到服務(wù)器和 PC 之外，其規(guī)模使其對物聯(lián)網(wǎng)、汽車、醫(yī)療和其他領(lǐng)域以數(shù)據(jù)為中心的應(yīng)用程序具有吸引力。 也就是說，PCIe 6.0 的初始部署將針對需要盡可能高帶寬的應(yīng)用程序，這些應(yīng)用程序可以在數(shù)據(jù)中心的核心找到：AI/ML、HPC、網(wǎng)絡(luò)和云圖形。

下圖顯示了 PCIe 規(guī)范隨時間的演變：

芯片設(shè)計周期通常都非常長，而通過采用PCIe 6.0接口子系統(tǒng)，可以降低芯片設(shè)計人員的設(shè)計復(fù)雜性。這是因為在過去，芯片設(shè)計人員需要把PHY和控制器單獨拿來使用，同時還要重復(fù)一些冗雜的驗證工作，而現(xiàn)在PCIe 6.0接口子系統(tǒng)集成了控制器和PHY，可以直接在其芯片中實施。

以數(shù)據(jù)中心三個應(yīng)用為例，每個示例都有一個存儲主機總線適配器、一個智能網(wǎng)卡和一個AI加速器或GPU卡。我們看到，PCIe PHY和控制器的組合提供了一個成熟的接口，可以從服務(wù)器主板上的PCIe插槽和物理接口連接到控制器芯片上。這三個例子都保證了PCIe或CXL接口是經(jīng)過硅驗證的，并且不會增加設(shè)計復(fù)雜性。

PCI Express(PCIe)6.0對于高性能計算、AI和存儲SoC開發(fā)者來說，理解并考慮如何最好地應(yīng)對即將面對的關(guān)鍵變化，以及由此帶來的設(shè)計挑戰(zhàn)變得至關(guān)重要。這些變化包括從非歸零(NRZ)轉(zhuǎn)換到脈沖幅度調(diào)制4(PAM-4)信號導(dǎo)致對噪聲的敏感性增加，轉(zhuǎn)向FLow控制器unIT(FLIT)導(dǎo)致控制器行為和性能的變化，PHY與控制器之間緊密集成的需求，以及針對互操作性和測試的規(guī)劃。

確保順利成功地過渡到PCIe 6.0，開發(fā)者需要考慮的PCIe 6.0的三個主要變化如下：

數(shù)據(jù)速率從32GT/s翻倍至64GT/s

從NRZ編碼轉(zhuǎn)換到PAM-4編碼，以及由此帶來的糾錯影響

從傳輸?shù)目勺兇笮LP到固定大小FLIT

前兩項變化緊密相關(guān)，并且受到要傳輸PCIe 6.0信號的通道性質(zhì)的影響。

除了這三項變化之外，本文還將簡要介紹其他一些新特性，例如旨在允許功率/帶寬擴展的新的低功耗狀態(tài)L0p，以及支持的標(biāo)簽數(shù)量從PCIe 5.0中的768個（10位標(biāo)簽）擴展到PCIe 6.0中的15,360個（14位標(biāo)簽）。

通道和PAM-4

當(dāng)數(shù)據(jù)速率從16GT/s加倍到32GT/s時，奈奎斯特頻率也從8GHz加倍到16GHz，使得PCIe 5.0（第5代）的頻率相關(guān)損耗比PCIe 4.0（第4代）嚴(yán)重得多。再加上電容耦合（噪聲和串?dāng)_）的增加，使得PCIe 5.0通道成為最難處理的NRZ通道。如果PCIe 6.0仍然保留NRZ信號，則奈奎斯特頻率將增加到32GHz，通道損耗大于60dB，這對于實際系統(tǒng)而言太大了，因此需要從NRZ更改為PAM-4信號。這一變化意味著發(fā)射和接收的信號現(xiàn)在有四個不同的電壓電平，而不是兩個，如圖1所示。

圖1(a)顯示了使用NRZ信號的PCIe 5.0的眼圖，包含兩個電壓電平和單眼。圖(b)顯示了使用PAM-4信號的PCIe 6.0的眼圖，包含四個電壓電平和三眼。圖1中的兩個信號具有相同的16GHz奈奎斯特頻率和相同的單位間隔(UI)。這意味著他們基本上可以使用相同的PCIe 5.0通道，而不會讓頻率相關(guān)損耗變得更糟糕，如果使用64GT/s的NRZ信號，奈奎斯特頻率為32GHz。這就是56G和112G以太網(wǎng)轉(zhuǎn)換到PAM-4信號的原因，也是PCIe 6.0現(xiàn)在轉(zhuǎn)換到PAM-4的原因，可以降低信號損耗。但是PAM-4的四個電壓電平在一個UI中使用2bit編碼，而NRZ是1bit編碼，從而使數(shù)據(jù)速率提高了一倍。這聽起來很棒，但是這里有一項重要的權(quán)衡因素。由于發(fā)射端(TX)的總體電壓擺幅沒有增加，因此PAM-4系統(tǒng)中每只眼的可用電壓僅為NRZ的1/3。因此，信號在TX和接收端(RX)之間遇到的任何噪聲都會對信號完整性造成更大的損害。

轉(zhuǎn)變?yōu)镻AM-4信號使得RX的工作更加困難，因為眼不僅在電壓域要小得多（約 1/3），而且在時域也要小得多，而且這么多的轉(zhuǎn)換必須嵌入同一個UI中。如圖1 所示，這很明顯。圖1(b)底部的綠色箭頭顯示了NRZ眼的相對寬度，表明PAM-4 的眼寬度明顯小于NRZ的眼寬度。因此，使用PAM-4時，時鐘和數(shù)據(jù)恢復(fù)更加困難，需要更好的RX設(shè)計。PAM-4的大多數(shù)設(shè)計（包括即將推出的PCIe 6.0設(shè)計）將在RX中配置一個模數(shù)轉(zhuǎn)換器(ADC)，以更好地滿足PAM-4的多電平信號需求以及對傳統(tǒng)NRZ的支持。這意味著數(shù)字濾波是完全開放的，一個RX對另一個RX使用特定的數(shù)字信號處理(DSP)算法，再疊加針對不同通道的模擬和數(shù)字均衡的仔細(xì)平衡，將區(qū)分PHY性能。此外，更窄的PAM-4眼意味著PCIe 6.0上的TX抖動性能需要比PCIe 5.0上好2倍左右，開發(fā)者應(yīng)該仔細(xì)考慮這些因素。

從NRZ信號轉(zhuǎn)換為PAM-4信號還會顯著影響封裝和電路板設(shè)計，因為更改為四個電平信號會導(dǎo)致信噪比(SNR)立即退化9.6dB，因此正確管理噪聲變得更加關(guān)鍵，即使奈奎斯特頻率相同，封裝和電路板設(shè)計中的串?dāng)_和回波損耗也比PCIe 5.0高。噪聲敏感性增加意味著我們用于PCIe的1e-12誤碼率(BER)不可行，并且需要前向糾錯 (FEC)，因為PAM-4信令的BER將比1e-12高幾個數(shù)量級，第一位誤碼率(FBER)的目標(biāo)是1e-6。在其他標(biāo)準(zhǔn)（如以太網(wǎng)）中，使用強大的FEC來獲得可接受的BER，但代價是帶來100ns量級的大量額外延遲，這對PCIe來說是不可接受的。

由于FEC延遲和復(fù)雜性會隨著需要糾正的符號數(shù)量的增加而增加，并且由于PCIe 6.0的延遲目標(biāo)非?？量?，因此使用了輕量級FEC，并與使用循環(huán)冗余碼(CRC)檢測錯誤的PCIe的重試能力相結(jié)合，以便數(shù)據(jù)包可以重新發(fā)送或重試。PCIe 6.0的輕量級FEC可以產(chǎn)生1e-6級的重試概率，并且與更強的CRC結(jié)合使用時，整個系統(tǒng)可以提供穩(wěn)定、接近無誤的性能，對往返時延的影響非常?。ㄍǔ＜s為2納秒）。這意味著開發(fā)者可以使用與PCIe 5.0基本相同的延遲預(yù)期進行設(shè)計，對于許多情況，例如大于128字節(jié)（32DW）的事務(wù)層數(shù)據(jù)包(TLP)，相對于PCIe 5.0將獲得顯而易見的實際延遲改進。

FLIT

開發(fā)者需要考慮的另一個重要問題是轉(zhuǎn)換到使用FLIT作為數(shù)據(jù)交換單元，而不是使用可變大小的TLP。由于PAM-4編碼的更改和FEC需要將誤碼率提高到可接受的水平，因此這是必要的，這樣CRC和重試機制可以讓路給可接受的錯誤率和系統(tǒng)延遲。FEC僅適用于固定大小的數(shù)據(jù)包，因此PCIe 6.0采用了256字節(jié)FLIT作為標(biāo)準(zhǔn)大小的數(shù)據(jù)傳輸單元。為了保留現(xiàn)有通道的PCIe 5.0，需要對PAM-4進行更改，這需要添加FEC，相應(yīng)地需要轉(zhuǎn)換到FLIT。使用FLIT對系統(tǒng)有影響，因為一些FLIT可能有來自多個TLP的數(shù)據(jù)，而其他FLIT可能只包含TLP的一部分，并且底層TLP的大小仍可以在0到4096B（1024個DWORD）之間變化。

另一個影響是，一旦設(shè)備進入FLIT模式（例如，通過協(xié)商必須支持FLIT的PCIe 6.0鏈路進入），則無論鏈路質(zhì)量有何變化，它都必須保持FLIT模式。因此，如果由于通道不穩(wěn)定而需要降低鏈路速度，則新協(xié)商的較低數(shù)據(jù)速率將保持FLIT模式。這意味著在PCIe 6.0中，需要支持的所有可能的速度都有FLIT模式。

隨著在PCIe 6.0中引入新的FLIT模式，TLP和數(shù)據(jù)層數(shù)據(jù)包(DLP)包頭格式發(fā)生了變化，應(yīng)用程序需要理解并正確處理這些變化。例如，對于PCIe 6.0，F(xiàn)LIT包含自己的CRC，因此數(shù)據(jù)鏈路層數(shù)據(jù)包(DLLP)和TLP不再需要像在PCIe 5.0和前幾代中那樣的單獨CRC字節(jié)。此外，由于FLIT的大小固定，因此無需使用前幾代（非FLIT模式）中的PHY層成幀令牌。與PCIe 5.0相比，這提高了帶寬效率。

新的低功耗狀態(tài)用于FLIT模式的L0p

PCIe 6.0引入了一種新的低功耗狀態(tài)，稱為L0p，允許PCIe 6.0鏈路在不中斷數(shù)據(jù)流的情況下擴展帶寬利用率，從而降低功耗。在前幾代中，為了改變鏈路寬度，整個鏈路重新訓(xùn)練時，流量會中斷幾微秒，但L0p允許鏈路關(guān)閉通道，從而降低功耗，同時始終保持至少一個通道處于活動狀態(tài)，即使其他通道正在進行鏈路訓(xùn)練。需要注意的是，這種新的低功耗模式僅在FLIT模式下可用，而L0s支持非FLIT模式。

這種新的低功耗模式是對稱的，這意味著TX和RX一起縮放，并且支持FLIT模式的重定時器也支持這種模式。在處于L0p期間空閑通道的PHY功耗預(yù)計與關(guān)閉通道時的功耗相近。

PCIe 5.0~6.0相比PCIe 1.0~4.0速率高，SI、PI要求也有提高。電源方面，插卡最大功耗可提升至600W，將在6.0 CEM中更新；信號方面為保證信號完整性要求使用表貼連接器；互連通道方面，與PCIe 5.0類似，要求主板支持約12 inch，插卡支持約3-4 inch，可以想象下，如果PCIe 6.0仍舊采用NRZ調(diào)制格式，64GT/s速率奈奎斯特頻點在32GHz，那么通道IL將小于-60dB（參考下圖通道仿真結(jié)果），很難通過現(xiàn)有技術(shù)實現(xiàn)該信號的高頻補償，考慮實現(xiàn)成本和技術(shù)復(fù)雜度，采用高階調(diào)制PAM4是種不錯選擇，相比PCIe 5.0奈奎斯特頻率不變，當(dāng)前可用板材下可傳輸相似距離。

在64GT/s下保持性能

為了在PCIe系統(tǒng)中實現(xiàn)最佳性能，開發(fā)者需要確定系統(tǒng)必須處理的未發(fā)布請求(NPR)的最大數(shù)量，以保持?jǐn)?shù)據(jù)暢通，這取決于有效負(fù)載大小以及總往返時間(RTT)。該數(shù)量轉(zhuǎn)換為可用標(biāo)簽的數(shù)量，并且是必須根據(jù)系統(tǒng)需求正確設(shè)置的控制器屬性。對于PCIe 6.0，隨著數(shù)據(jù)速率再增加一倍，以前的768個標(biāo)簽限制已經(jīng)遠遠不夠，因此標(biāo)簽數(shù)量最大值急劇增加，變?yōu)榛?4位的15,360個標(biāo)簽。這樣即使在往返時間較長的情況下也可以實現(xiàn)高效的性能，并且具有很大的余量，可以在將來實現(xiàn)更快的數(shù)據(jù)速率。

圖2顯示了各種RTT的PCIe 4.0、5.0和6.0數(shù)據(jù)速率所需的標(biāo)簽數(shù)量，以保持256B 有效負(fù)載和32B最小讀請求大小的最大吞吐量。如圖2所示，PCIe 5.0的768個標(biāo)簽限制遠遠不足以支持大多數(shù)PCIe 6.0系統(tǒng)的性能。這應(yīng)該在作為系統(tǒng)片上(SoC)設(shè)計的一部分的PCIe 6.0控制器的配置過程中進行仿真和驗證，以確保能夠?qū)崿F(xiàn)預(yù)期的性能。

要考慮的第二個因素是如何確保應(yīng)用能夠有效地利用PCIe 6.0的大量可用帶寬。通常，應(yīng)用程序通過帶有3個獨立接口的控制器連接到PCIe：分別用于已發(fā)布、未發(fā)布和已完成事務(wù)。對于64GT/s PCIe 6.0，各種情況的分析表明，使用單個接口將導(dǎo)致鏈路利用率或帶寬效率（實現(xiàn)的帶寬相對于理論帶寬）的顯著損失。對于較小的數(shù)據(jù)路徑寬度和較小的負(fù)載大小，此問題最為嚴(yán)重。

如圖3所示，對于傳統(tǒng)的單應(yīng)用接口和雙應(yīng)用接口（用于已發(fā)布事務(wù)），PCIe 6.0 在各種數(shù)據(jù)路徑寬度和有效負(fù)載大小下的傳輸鏈路利用率。在1024b數(shù)據(jù)路徑的32字節(jié)有效負(fù)載的情況下，使用單個已發(fā)布接口而不是兩個接口導(dǎo)致鏈路利用率下降54%。這意味著在這種情況下，使用帶有單個應(yīng)用接口的控制器將獲得相當(dāng)于PCIe 5.0的性能。

PHY和控制器集成

為了實現(xiàn)最佳性能、最低延遲和簡化集成，通過單一供應(yīng)商來實現(xiàn)PHY和控制器IP的完整解決方案是有利的。如果這不可能，PIPE接口的細(xì)節(jié)就比較關(guān)鍵。PIPE 5.x 接口規(guī)范不支持PCIe 6.0，因此必須指定較新的版本PIPE 6.0。現(xiàn)在看來，PCIe6.0 的大多數(shù)設(shè)計將采用基于新PIPE 6.0規(guī)范的SerDes架構(gòu)PIPE接口。這簡化了PHY 設(shè)計，還使PCIe 6.0PHY在推出時能夠支持CXL 3.0的低延遲要求。

在PCIe 6.0中，仍然需要權(quán)衡數(shù)據(jù)路徑位寬和PIPE接口處時序能夠收斂的頻率。對于要求最大的PCIe 6.0帶寬和16通道配置的應(yīng)用，只有兩個可行的選擇。為了使時序能夠收斂在1GHz，需要使用64b PIPE，這又需要1024b PCIe 6.0控制器架（16 通道x64b=1024b）。這是PCIe 6.0的一個新特性，因為前代PCIe沒有1024位架構(gòu)可用。

另一個選擇是使用32位PIPE并堅持使用512位架構(gòu)。這意味著在PHY控制器接口上以2GHz來收斂時序。雖然大多數(shù)SoC開發(fā)者不太可能首選這種架構(gòu)，但如果開發(fā)者想要在非?？斓腃MOS過程中實現(xiàn)最小的延遲，那他們就有可能會這么選擇，因為將bit時鐘的周期時間減半，可以提供比1GHz時序更小的延遲。

測試和調(diào)試注意事項

對于量產(chǎn)設(shè)備，64GT/s速率的生產(chǎn)測試需要能夠驗證鏈路的快速測試，此類測試通常使用內(nèi)置環(huán)回模式、數(shù)據(jù)圖形發(fā)生器和接收器（集成在PHY和控制器IP中）。在PHY中支持PAM-4的環(huán)回比NRZ更復(fù)雜，但很重要，應(yīng)將其視為可測試性解決方案的一部分。

對于實際硅片中的調(diào)試和質(zhì)量監(jiān)測，能夠監(jiān)測硅片中的FBER對于一個系統(tǒng)的實際鏈路質(zhì)量也非常有益?？梢耘c內(nèi)置scope功能結(jié)合使用，通常合并入PCIe 6.0 PHYIP，以獲得對TX和RX之間更詳細(xì)的理解。

像PCIe 6.0這樣的新規(guī)范需要進行更魯棒的系統(tǒng)測試，針對調(diào)試、錯誤注入和統(tǒng)計監(jiān)測功能提供內(nèi)置控制器支持非常重要。這有助于不確定是否能夠正確地開發(fā)固件和軟件，以預(yù)測可能遇到的任何潛在的實際系統(tǒng)問題。

PCIe 6.0先行者——固態(tài)存儲

要實現(xiàn)這種未來科技，增加數(shù)據(jù)帶寬非常重要。帶寬也就是單位時間內(nèi)網(wǎng)絡(luò)從某一點到另一點所能通過的”最高數(shù)據(jù)率”，常用的單位是bps，即每秒多少比特。隨著高性能計算（HPC）、超大規(guī)模數(shù)據(jù)中心、人工智能/機器學(xué)習(xí)（AI/ML）、自動駕駛、物聯(lián)網(wǎng)（IoT）等領(lǐng)域?qū)ο冗M應(yīng)用的需求不斷增加，帶寬需求曲線依舊呈現(xiàn)不斷上揚的趨勢。

新的PCI Express （PCIe ）6.0規(guī)范正是一種能夠輔助開發(fā)者們實現(xiàn)未來科技的關(guān)鍵技術(shù)。PCIe 6.0堪稱是迄今為止最重要的PCIe協(xié)議創(chuàng)新。

PCle 6.0是如何實現(xiàn)帶寬飛躍的？

PCIe 6.0的帶寬是上一代的2倍，具有以下特性：

每個引腳的數(shù)據(jù)傳輸速率可高達64GT/s

通過新的低功耗狀態(tài)提高電源效率

經(jīng)濟高效的性能

高性能的數(shù)據(jù)加密與完整性

向后兼容之前的版本

PCIe 6.0實現(xiàn)帶寬飛躍的一種方式就是改變電氣信號調(diào)制方案，即從傳統(tǒng)的不歸零（NRZ）信號轉(zhuǎn)變?yōu)槭褂妹}沖幅度調(diào)制技術(shù)的四電壓電平（PAM-4）信號。

在前幾代PCIe中，NRZ位在每個單位時間間隔（UI）中是以1或0的形式串行傳輸?shù)?。而采用PAM-4時，則可以在與NRZ相同的單位間隔中獲得四個值。由此，無需讓信號速率加倍，即可實現(xiàn)數(shù)據(jù)速率翻倍。四個電壓電平將生成三個眼圖，而眼圖高度和眼圖寬度則有所減小。為了減少信號中的錯誤，PCIe采用了格雷編碼，即一次只改變一位。對于模擬信號，預(yù)編碼有助于減少錯誤。而對于數(shù)字信號，前向糾錯（Forward Error Correction）可降低誤碼率。

但是，這樣難道不會顯著增加延遲嗎？

并不會。因為PCI-SIG提出了一種簡潔的方式來實現(xiàn)輕量級FEC，它利用了現(xiàn)有的重試機制，因此不會導(dǎo)致延遲問題。

與PCIe 5.0相比，PCIe 6.0可提供更高的帶寬（2x），但由此增加的延遲卻幾乎為零。

流量控制單元很重要

在PCIe 6.0中，事務(wù)傳輸層概念（the transaction layer concepts）使用了與前幾代相同的命令。新的包頭格式雖然在根本上與前幾代并無不同，但組織結(jié)構(gòu)卻更為精簡。新的包傳送方法讓協(xié)議徹底重組，這種重組不僅支持更高的帶寬，系統(tǒng)還可以通過共享流量控制授權(quán)等功能對帶寬進行處理。

PCIe 6.0使用流量控制單元（FLIT）來傳輸數(shù)據(jù)，無需編碼。以2.5G為例，由于編碼的原因，8位數(shù)據(jù)在線路上會變成10位。對于8G而言，128位數(shù)據(jù)在線路上會變成130位。另一方面，F(xiàn)LIT完全無需進行編碼。這意味著每個1位數(shù)據(jù)在線路上也是1位。因此，PCIe 5.0中通過編碼執(zhí)行的功能和特性，在PCIe 6.0中將由于擾碼多項式以及 FLIT 包頭的更改而被涵蓋。

PCle 6.0通道可進入“睡眠”

PCIe 6.0所需的低功耗狀態(tài)是新的L0p，雖然L0p可以向后兼容前幾代的L0s，但64GT/s的FLIT模式速率還是要求使用 L0p。這種新的低功耗狀態(tài)的創(chuàng)新之處在于，一些通道可以進入睡眠狀態(tài)（相當(dāng)于電氣閑置），而數(shù)據(jù)可以繼續(xù)在非閑置通道上進行傳輸。要支持L0p，還需要支持FLIT模式的重定時器。L0p的優(yōu)勢在于開發(fā)者可以根據(jù)實際使用的帶寬來擴展電源。

保護數(shù)據(jù)和系統(tǒng)的安全

互聯(lián)程度越來越高，數(shù)據(jù)和系統(tǒng)漏洞的攻擊面就越大，攻擊者的動機現(xiàn)在也越來越難以揣測。正因如此，越來越多的法律法規(guī)還要求電子系統(tǒng)具有更高的安全性。在此背景下，PCIe 6.0采用了數(shù)據(jù)完整性和安全保護機制，其在安全方面的亮點主要體現(xiàn)在以下三個方面：

數(shù)據(jù)對象交換（DOE）

這不是一種性能模式，而是一種安全模式，也并非出于高性能目的，這是一個PCIe用于增強其他領(lǐng)域安全性的低級別構(gòu)建模塊。DOE是一種基于配置空間寄存器來傳輸主要加密數(shù)據(jù)和密鑰的簡單機制，它與應(yīng)用邏輯緊密結(jié)合。

組件測量和認(rèn)證（CMA）

借助此安全功能，設(shè)備中的固件可為設(shè)備提供加密簽名。收到CMA報告時，開發(fā)者可以驗證簽名是否準(zhǔn)確。如果不準(zhǔn)確，他們就需要解決相應(yīng)的安全問題。

完整性和數(shù)據(jù)加密（IDE）

這一安全措施主要是為了防止物理訪問攻擊。這項保護是為了防止有人嗅探PCIe 6.0 FLIT數(shù)據(jù)包，并對數(shù)據(jù)包進行插入和刪除操作。這一安全保護機制有兩種模式：第一種是Link IDE，相應(yīng)的數(shù)據(jù)將在發(fā)送端加密，然后在直連設(shè)備的接收端解密。第二種是選擇性IDE，相應(yīng)的數(shù)據(jù)包將通過交換機傳輸，在請求者那里加密，并經(jīng)過若干中間設(shè)備中轉(zhuǎn)后在請求完成時解密。由于這種安全模式作用于PCIe的“核心”數(shù)據(jù)包級別，因此它需要與控制器緊密結(jié)合，以便以64GT/s的速率高效地實現(xiàn)加密和解密功能，同時將延遲影響降至最低。此外，開發(fā)者還需要有多個管道化AES-GCM加密引擎來滿足吞吐量要求。

PCIe 5.0與PCIe 6.0在安全特性方面的主要區(qū)別在于帶寬擴展、對FLIT模式的支持，以及對新包頭格式的支持上。另外還有一些安全特性即將推出，它們將同時支持PCIe 5.0和PCIe 6.0?？梢赃@么說，隨著安全形勢的變化，安全防護措施也會不斷發(fā)展和完善。

PCle 6.0先行者：固態(tài)硬盤

雖然PCIe 4.0和PCIe 5.0正在普及，但固態(tài)硬盤（SSD）已經(jīng)開始率先采用PCIe 6.0。

▲ PCIe是超大規(guī)模數(shù)據(jù)中心機架單元盒中的實際接口。這是一個盒內(nèi)（計算）的示例：PCIe 是CPU、GPU、SSD、加速器和智能NIC應(yīng)用的主要接口，并通過CXL保持緩存一致性。

以上圖為例，仔細(xì)觀察圖中機架單元的盒內(nèi)結(jié)構(gòu)，就會發(fā)現(xiàn)CPU與加速器及SSD相連，而加速器與智能網(wǎng)卡（NIC）相連，這些都屬于PCIe插槽。在從PCIe 5.0過渡到PCIe 6.0時，U.2外形尺寸將逐步被淘汰，PCIe 6.0很可能支持U.3、EDSFF（企業(yè)和數(shù)據(jù)中心標(biāo)準(zhǔn)外形尺寸）和OCP（開放計算項目）3.0。

由于SSD SoC與NVMe（非易失性內(nèi)存主機控制器接口規(guī)范）或閃存以及根聯(lián)合體處理器相連，因此帶寬要求會非常高。但SSD會受限于SSD插槽的帶寬，而后者又受PCIe數(shù)據(jù)速率控制，這意味著SSD在同一通道下可獲得雙倍帶寬，而這也是SSD率先采用PCIe 6.0的原因所在，對于開拓市場，優(yōu)勢很明顯。同時，面向根聯(lián)合體處理器的生態(tài)系統(tǒng)也已成形。

在Meta的推動下，開放計算項目（OCP）正在開發(fā)一種可用于所有接口的通用外形尺寸。NIC、SSD及其他組件一直都有自己的外形尺寸，而OCP的愿景就是讓所有這些接口都使用一種通用外形尺寸。參與Meta生態(tài)系統(tǒng)的公司正在開發(fā)采用OCP 3.0外形尺寸的設(shè)備，而PCIe 6.0將會支持該外形尺寸。