太真實(shí)了！那些你不知道的IC驗(yàn)證日常

2023年初，Siemens發(fā)布了2022年Functional Verification Study。從中可以看到一些近年的驗(yàn)證數(shù)據(jù)，分享幾點(diǎn)個(gè)人的愚見。

DE和DV的人數(shù)比應(yīng)該是多少？

根據(jù)調(diào)查結(jié)果如下圖所示，分別列出了近幾年DE和DV的整體數(shù)量比，以及在不同規(guī)模領(lǐng)域內(nèi)的人數(shù)比。整體看大部分項(xiàng)目中DE和DV的配比約為1:1。

結(jié)果遠(yuǎn)沒有達(dá)到所謂的1:2，甚至1:3。甚至在超大規(guī)模的芯片項(xiàng)目中，DE的數(shù)量還會(huì)超出DV。

除了數(shù)量上沒有達(dá)到，還存在一些"奇怪"的現(xiàn)象：DV的“被動(dòng)”局面。在很多公司或者項(xiàng)目中，DV往往都是一種“被動(dòng)”的角色。spec的改動(dòng)或者code修改，DV大多都是處于被通知方，很少有DV能夠參與到architecture或者spec修改的討論中去，有些修改一般也不會(huì)征詢DV的意見，甚至有些改動(dòng)都不會(huì)知會(huì)DV。這種現(xiàn)象在大公司會(huì)有所改善，有著相對(duì)規(guī)范的流程。在小公司里，則尤為明顯一些。

怎么辦呢？沒有什么好辦法，不要“妄自菲薄”，合適的時(shí)候發(fā)出作為DV的聲音，提升對(duì)業(yè)務(wù)的專業(yè)能力。時(shí)間在往前走，不要讓自己的認(rèn)知和技能在原地踏步。如果除了技術(shù)因素外，驗(yàn)證leader的風(fēng)格有時(shí)也會(huì)成為重要因素:）

DV的時(shí)間都去哪兒了？

從圖中可以看到，DV的時(shí)間的分配：

Test Planning, 13%

Testbench Development, 15%

Creating Test and Running Simulation, 21%

Debug, 47%

Others, 5%

為了對(duì)比，作者找來2016，2018年和2020的數(shù)據(jù)，對(duì)比如下：

從上述的對(duì)比可以看出，驗(yàn)證testplan的占比比較穩(wěn)定，沒有大的變化，占整個(gè)驗(yàn)證周期的13%左右。

Testbench Development的占比則是一直在降低，從2016年的22%下降到15%。腳本和其他的eda自動(dòng)化構(gòu)建，包括UVM的廣泛使用，或許是testbench構(gòu)建效率不斷提升的原因之一。

Case的開發(fā)和仿真，2016年以來的數(shù)據(jù)，有些起伏，但也變化不大，仍占據(jù)整個(gè)驗(yàn)證周期的22%左右。而debug過程的占比，一直以來都非常之高，達(dá)到40%以上，在2022年的結(jié)果中，甚至達(dá)到了47%。

如果將creating case和debug統(tǒng)一來看，那么這一過程的趨勢(shì)如下：

可以看到，驗(yàn)證的開發(fā)調(diào)試過程的占比是處于增長的趨勢(shì)，在2020年達(dá)到了。隨著諸如AI、自動(dòng)駕駛等新方向的涌現(xiàn)，也會(huì)出現(xiàn)一些較新的領(lǐng)域，如安全驗(yàn)證等。隨著芯片規(guī)模的增長，驗(yàn)證的復(fù)雜度和調(diào)式難度也在不斷攀升。驗(yàn)證周期占整個(gè)項(xiàng)目周期的比例也達(dá)到50%~60%。

這里還有一個(gè)有趣的數(shù)據(jù)，如果我們把Testbench Development、Creating Test and Running Simulation和Debug看作是testplan的執(zhí)行過程，那這一過程的占比近年來的數(shù)據(jù)分別為，2016-83%，2018-84%，2020-84%，2022-83%。看到這個(gè)數(shù)據(jù)，讀者能想到什么呢？

二八定律。

雖然前面的testplan的耗時(shí)僅占比13%，但作者相信就是這13%的testplan或者testpoint規(guī)劃，就已經(jīng)確定了80%的驗(yàn)證完備性。

驗(yàn)證執(zhí)行中，另一個(gè)二八定律是coverage的收集。DV都會(huì)有這樣的經(jīng)歷，當(dāng)coverage達(dá)到80%或者90%以后，就提升很慢了。最后的這10%或者20%的coverage，需要更多的投入，構(gòu)建各種定向corner case。

[圖片來源：DVCov2023 poster，Accelerating Functional Verification Through Stabilization of Testbench Using AI/ML]

項(xiàng)目進(jìn)度delay，這正常嗎？

如果某一天，你們的項(xiàng)目進(jìn)度delay了，不要擔(dān)心，并只有你們的項(xiàng)目delay了。根據(jù)調(diào)查結(jié)果顯示，有將近66%的projects會(huì)delay。

項(xiàng)目準(zhǔn)時(shí)交付的原因"千篇一律"，計(jì)劃制定得好，團(tuán)隊(duì)齊心協(xié)力，努力配合。

項(xiàng)目delay的背后也是"豐富多彩"，新增需求，計(jì)劃不合理，分工不明確，人手不夠，加班來湊:）。

一個(gè)芯片項(xiàng)目，打工人，項(xiàng)目經(jīng)理，QA，老板等人，每個(gè)人都從不同的角度審視著，結(jié)果導(dǎo)向，質(zhì)量管理，進(jìn)度管理，風(fēng)險(xiǎn)管理，溝通管理等等。如果有機(jī)會(huì)，一定去owner一個(gè)項(xiàng)目，能看到不角色對(duì)其"利益"的訴求，將會(huì)給你帶來非常不一樣的體驗(yàn)。

流片，可以一版成功嗎？

雖說成功是偶然，失敗是經(jīng)常，但每個(gè)芯片公司都有一個(gè)一版點(diǎn)亮的美好期望，那事實(shí)怎么樣呢？

在調(diào)查的project中，僅有24%的project可以一版成功！而且隨著隨著工藝節(jié)點(diǎn)尺寸的減少，wafer和mask的成本增長非?？臁?8nm到3mn，wafer成本增大了10倍，mask成本增大了25倍。

而在可以一版成功的project中，不同芯片規(guī)模的成功率也非常有特點(diǎn)。規(guī)模處于10M-1B門的芯片，一版成功的比例只有13%。

而在各種導(dǎo)致流片失敗的原因中，邏輯和功能錯(cuò)誤仍是主要原因。

審核編輯：劉清