混合鍵合的發(fā)展趨勢(shì)和挑戰(zhàn)

本文由半導(dǎo)體產(chǎn)業(yè)縱橫（ID：ICVIEWS）編譯自3dincites

在本文中，我們將討論混合鍵合的趨勢(shì)、混合鍵合面臨的挑戰(zhàn)以及提供最佳解決方案的工具。

幾十年來，摩爾定律一直是衡量半導(dǎo)體行業(yè)性能提升的一種方法，但每兩年將芯片上晶體管的密度增加一倍的能力變得越來越具有挑戰(zhàn)性。隨著規(guī)模擴(kuò)大達(dá)到極限，制造商正在尋求先進(jìn)的封裝創(chuàng)新。銅對(duì)銅混合鍵合是業(yè)界尋求擴(kuò)展不斷增加的 I/O 密度和更快連接的一種方式，同時(shí)使用更少的能源。

目前，混合鍵合主要用于CMOS 圖像傳感器 (CIS) 設(shè)備，有望成為需要高帶寬數(shù)據(jù)傳輸?shù)脑O(shè)備中微凸塊的繼任者，特別是那些專為人工智能 (AI)、高性能計(jì)算 (HPC) 和圖形設(shè)計(jì)的設(shè)備處理器單元 (GPU)。然而，在 10μm 以下的間距下，微凸塊的問題日益嚴(yán)重。當(dāng)凸塊結(jié)構(gòu)較大時(shí)，電鍍微凸塊高度的非常小的不均勻性或焊料回流工藝的變化可以忽略不計(jì)，但對(duì)于細(xì)間距微凸塊，這些小的變化可能導(dǎo)致不良的接頭形成并產(chǎn)生影響。

縮放微凸塊的另一個(gè)挑戰(zhàn)是，在如此精細(xì)的間距下，凸塊的焊料可能會(huì)橋接，導(dǎo)致短路。此外，控制這些小結(jié)構(gòu)的電鍍均勻性具有挑戰(zhàn)性，同時(shí)還需要能夠找到新的、更合適的底部填充材料來填充微凸塊之間不斷縮小的空間。

通過混合鍵合實(shí)現(xiàn)的直接細(xì)間距銅對(duì)銅互連將允許連接數(shù)量是微凸塊的 1,000 倍。但混合鍵合雖然能夠帶來更高性能的人工智能、HPC、GPU 和圖像傳感器，但也帶來了挑戰(zhàn)。比如說，表面清潔度至關(guān)重要。

先進(jìn)的封裝設(shè)施必須使用接近前端晶圓廠水平的潔凈室標(biāo)準(zhǔn)，以及檢測工具來發(fā)現(xiàn)亞微米顆粒和缺陷。其他值得關(guān)注的領(lǐng)域包括減薄晶圓的翹曲、鍵合表面的對(duì)準(zhǔn)誤差、銅焊盤高度的精確控制。因此，還必須使用高性能計(jì)量工具。

在本文中，我們將討論混合鍵合的趨勢(shì)、混合鍵合面臨的挑戰(zhàn)以及提供最佳解決方案的工具。

為什么采用混合鍵合？

與微凸塊相比，過渡到混合鍵合的原因相當(dāng)簡單。3D 內(nèi)存堆棧和異構(gòu)集成（超越摩爾時(shí)代的兩個(gè)參與者）需要極高的互連密度?；旌险澈峡梢詽M足這一需求。與本身支持高密度互連方案的微凸塊相比，混合鍵合可提供更小尺寸的 I/O 端子和減小間距的互連。每個(gè)芯片之間的間隔距離取決于微凸塊的高度，但在混合鍵合中該距離幾乎為零。因此，混合鍵合互連方案可以顯著降低整體封裝厚度，在多芯片堆疊封裝中甚至可能高達(dá)數(shù)百微米。

目前存在三種混合鍵合方法：晶圓到晶圓 (W2W)、一對(duì)一芯片到晶圓 (D2W) 和集體 D2W。通過W2W 鍵合，兩個(gè)晶圓直接彼此鍵合。這是 CIS 背面照明技術(shù)(BSI) 架構(gòu)的常用方法。通過一對(duì)一的 D2W 鍵合，使用拾放式倒裝晶圓鍵合機(jī)將單個(gè)芯片逐一鍵合至目標(biāo)晶圓上，從而實(shí)現(xiàn)重建晶圓和目標(biāo)晶圓的 W2W 接合。

如今，混合鍵合已被證明在 3D NAND 堆棧和 3D 片上系統(tǒng) (SoC) 的大批量制造中是可行的。關(guān)于混合鍵合在高帶寬存儲(chǔ)器 (HBM) 中的應(yīng)用以及微凸塊間距小于 10μm 時(shí)的其他 3D 集成應(yīng)用的研究和開發(fā)正在進(jìn)行中。

混合鍵合市場

根據(jù)Yole Group的晶圓產(chǎn)量預(yù)測，從2021年到2027年，高端封裝市場預(yù)計(jì)將以22%的復(fù)合年增長率增長。這些高端應(yīng)用包括 3D NAND、3D SoC、HBM 和 3DS、Si 中介層/橋集成以及超高密度扇出封裝。

對(duì)于這些高端應(yīng)用，混合鍵合的采用處于不同的階段。目前，3D 內(nèi)存堆棧是混合鍵合的容量驅(qū)動(dòng)因素，并且應(yīng)該保持這種狀態(tài)，而 3D NAND 最初正在被采用，HBM 應(yīng)該效仿這一舉措。此外，最初將使用的3D SoC產(chǎn)品尚不清楚。我們預(yù)計(jì)在未來兩到三年內(nèi)將推出更多采用混合鍵合的設(shè)備。

挑戰(zhàn)和過程控制需求

混合鍵合的性能提升肯定會(huì)導(dǎo)致鍵合技術(shù)在市場上的使用增加，特別是在高性能計(jì)算、數(shù)據(jù)中心網(wǎng)絡(luò)和自動(dòng)駕駛汽車中，但這種新興技術(shù)帶來的挑戰(zhàn)是對(duì)于組裝和測試都很重要。重疊錯(cuò)誤和影響良率的空洞缺陷是嚴(yán)重的問題，而電遷移、分層和銅擴(kuò)散則極大地影響可靠性。

混合鍵合的突出問題

混合鍵合預(yù)鍵合步驟中更重大的挑戰(zhàn)之一涉及要連接的兩個(gè)銅焊盤的互連。為了使工藝發(fā)揮作用并成功粘合兩個(gè)焊盤，必須使用化學(xué)機(jī)械平坦化 (CMP) 以確保銅焊盤在氧化物中具有適當(dāng)小的表面凹進(jìn)。這使得兩個(gè)銅焊盤能夠膨脹并接觸，并最終通過退火工藝進(jìn)行鍵合，同時(shí)不會(huì)解開先前在銅焊盤周圍形成的電介質(zhì)-電介質(zhì)鍵合。

混合鍵合工藝

考慮到所有這些，建立和維護(hù)嚴(yán)格控制的電鍍和 CMP 工藝是必要的。如果沒有如此嚴(yán)格的控制，綁定就不會(huì)成功，HVM 也不可行。為了實(shí)現(xiàn)這一目標(biāo)，需要高精度、高通量計(jì)量測量和控制技術(shù)來監(jiān)測介電膜和銅厚度以及表面形貌。

顆?？刂剖腔旌湘I合工藝中強(qiáng)制性但困難的部分，因?yàn)樵S多后端工藝容易產(chǎn)生碎片。這些后端工藝包括晶圓研磨、晶圓邊緣修整、晶圓鋸切和貼帶/去貼帶。傳統(tǒng)后端檢測要求缺陷靈敏度大于 5μm，而混合鍵合所需的表面缺陷檢測要低得多。為滿足混合鍵合缺陷檢測標(biāo)準(zhǔn)而設(shè)計(jì)的工具必須具有更高的分辨率和速度來檢測這些納米級(jí)缺陷。一旦兩個(gè)銅焊盤粘合在一起，如果無法識(shí)別關(guān)鍵尺寸的顆粒，就會(huì)顯著增加產(chǎn)生比初始亞微米顆粒大 10 倍或更大的空隙的可能性。

在混合鍵合過程中，幾個(gè)關(guān)鍵工藝步驟帶來了不同的挑戰(zhàn)和障礙。除了 CMP 后的顆粒和表面形貌問題外，其他挑戰(zhàn)還包括芯片裂紋和晶圓翹曲。CMP 后晶圓上介電膜的總厚度變化也會(huì)影響鍵合工藝。因此，除了用于芯片級(jí)裂紋/顆粒檢測的高通量檢測工具之外，后端晶圓廠還需要用于薄膜厚度測量的計(jì)量工具。

最后，在后鍵合階段，檢查和計(jì)量工具繼續(xù)在過程控制中發(fā)揮著至關(guān)重要的作用。這些工具需要測量粘合層厚度和焊盤對(duì)齊情況，并能夠識(shí)別空隙。高速紅外檢測系統(tǒng)可用于識(shí)別空隙和其他缺陷，但應(yīng)用于識(shí)別金屬下的空隙時(shí)存在局限性。

只有已知良好的芯片才會(huì)進(jìn)行混合鍵合，對(duì)于多芯片堆疊 3D 封裝（例如 HBM），必須重復(fù)多次此過程。鑒于其復(fù)雜性和嚴(yán)格的要求，嚴(yán)格的過程控制對(duì)于堆疊過程的每個(gè)步驟都至關(guān)重要。能夠追蹤每個(gè)芯片和每個(gè)工藝步驟的譜系的分析軟件可以為提高產(chǎn)量帶來寶貴的信息。

結(jié)論

Cu-to-Cu 混合鍵合的使用正在超越CIS 器件，因?yàn)樗挥糜?3D NAND 和 3D SoC。更多的應(yīng)用即將出現(xiàn)。但這個(gè)超越摩爾時(shí)代的潛在組成部分面臨著巨大的挑戰(zhàn)。為了成功實(shí)施混合鍵合，需要多種工具。計(jì)量工具可用于測量 CMP 前后的電介質(zhì)、銅膜厚度和形貌，以及識(shí)別金屬膜堆疊空隙。檢查工具可用于檢測顆粒、裂紋和空隙，而具有紅外功能的工具可能具有優(yōu)勢(shì)。檢查工具還可用于測量殘留硅厚度并檢查減薄后的背面。最后，分析軟件也可用于實(shí)現(xiàn)小芯片和流程的追溯。

有了這些解決方案和流程，混合鍵合應(yīng)該會(huì)得到進(jìn)一步、可能的快速落地，從而為服務(wù)器和網(wǎng)絡(luò)交換機(jī)、AI/ML 和 AR/VR 以及自動(dòng)駕駛汽車帶來性能提升。