set_output_delay的本質(zhì)是什么？淺談set_ouput_delay時序

1、set_output_delay的本質(zhì)

set_output_delay是對模塊output信號在模塊外部延遲的約束，本質(zhì)上EDA工具會根據(jù)約束調(diào)整內(nèi)部器件（UFF0）的類型，擺放位置以及組合邏輯（C1）以滿足約束要求，即EDA工具保證模塊DUA的UFF0的Tclk2q+Tc1延時能夠滿足約束要求。

約束指導(dǎo)原則：盡量照顧設(shè)計外部邏輯延時

max 正值盡量大

set_output_delay -max delay_vaule : delay_vaule 數(shù)值越大，對自身的約束越嚴(yán)格，對外部的要求越寬松，本質(zhì)上是對setup time的約束。

set_output_delay -min delay_vaule : delay_vaule 可以是負(fù)值，delay_vaule 數(shù)值越小，需要自身的延時(Tclk2q+Tc1)越大，本質(zhì)上是對hold time的約束。delay_vaule 為0 表示要求信號的自身的延時(Tclk2q+Tc1)至少要大于capture（UFF1）的hold time。

2、set_output_delay示意圖

圖7-23顯示了DUA（the design under analysis ）的輸出路徑。觸發(fā)器UFF0在DUA內(nèi)部，并向DUA外部的觸發(fā)器UFF1提供數(shù)據(jù)。數(shù)據(jù)由UFF0的Q端輸出，經(jīng)過組合邏輯C1，通過輸出端口OUTB輸出經(jīng)過組合邏輯C2到達(dá)UFF1。觸發(fā)器UFF0和觸發(fā)器UFF1的采樣時鐘均為CLKQ。不考慮CLKQ時鐘偏移，該時鐘周期是兩個觸發(fā)器UFF0和UFF1之間采樣時間差。針對DUA輸出管腳OUTB設(shè)置的set_output_delay指的就是相對于時鐘CLKQ的Tc2延時加上UFF1的setup time延時。

set Tc2 3.9 
set Tsetup 1.1 
set_output_delay -clock CLKQ -max [expr Tc2 + Tsetup] [get_ports OUTB]

3、set_output_delay簡單案例

如圖所示，組合邏輯Tc2的延時范圍為0ns~7ns。外部觸發(fā)器的Tsetup 為0.4ns，Thold為0.2ns，因此外部路徑的最大延時為7.4ns (= max Tc2 plus Tsetup = 7 + 0.4)，外部路徑的最小延時為-0.2ns (= min Tc2 minus Thold = 0 - 0.2)。（PS:12nm~5nm工藝，hold time和setup time僅僅只有幾十~十幾ps。）

create_clock -period 20 -waveform {0 15} [get_ports CLKQ] 
set_output_delay -clock CLKQ -min -0.2 [get_ports OUTC] 
set_output_delay -clock CLKQ -max 7.4 [get_ports OUTC]

審核編輯：劉清