FPGA HDL代碼實(shí)現(xiàn)過(guò)程

小編在本節(jié)完整給出一個(gè)設(shè)計(jì)過(guò)程，可利用ISE或Vivado硬件編程軟件實(shí)現(xiàn)。

1 HDL代碼、邏輯電路和器件

• 編寫“HDL代碼”來(lái)描述電路功能
• EDA工具中進(jìn)行“RTL綜合”和“綜合”
  “RTL綜合”將HDL代碼轉(zhuǎn)換為邏輯電路
  “綜合”這一步將經(jīng)過(guò)“RTL綜合”后的門電路映射為FPGA器件的物理結(jié)構(gòu)
• “實(shí)現(xiàn)”這一步將對(duì)FPGA器件進(jìn)行最終的布局布線
• 綜合實(shí)現(xiàn)的結(jié)果將會(huì)被轉(zhuǎn)換為可以最終運(yùn)行在FPGA器件上的二級(jí)制燒錄文件

2 HDL代碼實(shí)例

• 在每個(gè)時(shí)鐘clk信號(hào)的上升沿，實(shí)現(xiàn)輸出信號(hào)dout的值為輸入信號(hào)ain、bin和cin的2級(jí)門運(yùn)算的結(jié)果
• 這個(gè)門運(yùn)算先是ain和bin“邏輯與”，它們得到的結(jié)果再和cin“邏輯或”
• 輸入復(fù)位信號(hào)rst_n為異步復(fù)位信號(hào)，任何時(shí)刻這個(gè)信號(hào)的下降沿將直接觸發(fā)輸出信號(hào)dot取值為0

舉個(gè)栗子

module at7(

  clk,rst_n,

  ain,bin,cin,dout

  ); 

input clk;

input rst_n;

input ain,bin,cin;

output reg dout;

 always @(posedgeclk or negedgerst_n)

    if(!rst_n) 

         dout <= 1'b0;

    else 

        dout <= (ain & bin) | cin;

 endmodule

3 RTL綜合

• “RTL綜合”后的邏輯電路原理圖，它很好的以門電路的形式表達(dá)了我們的實(shí)例代碼
• “RTL綜合”門電路和HDL代碼所描述的功能完全一致，大家對(duì)比下圖和第2節(jié)的代碼。下圖即是代碼RTL綜合后的布局。

圖1 RTL綜合后的邏輯電路原理圖

4 綜合

• “RTL綜合”是指將HDL代碼轉(zhuǎn)換為邏輯門電路形式來(lái)表達(dá)的一個(gè)過(guò)程；“綜合”卻是將已經(jīng)用邏輯門關(guān)系表達(dá)的電路進(jìn)一步轉(zhuǎn)換為FPGA器件實(shí)際物理結(jié)構(gòu)相對(duì)應(yīng)的電路形式 “綜合”電路中看不到任何的“門”
• “綜合”的結(jié)果是所使用的特定FPGA器件中實(shí)際存在著的物理結(jié)構(gòu)，如“輸入緩沖”、“查找表”、“觸發(fā)器”和“輸出緩沖”等
  
  圖2 RTL綜合與綜合的關(guān)系

圖3 綜合后的邏輯電路原理圖

5 實(shí)現(xiàn)

• 在“綜合”給出HDL代碼與實(shí)際FPGA器件的映射關(guān)系后，做具體執(zhí)行的工作
• 如果把“綜合”結(jié)果比喻為電路板設(shè)計(jì)的“原理圖”階段，那么“實(shí)現(xiàn)”這個(gè)步驟就是具體的“布局布線（layot）”階段

圖4 布線圖

6 生成燒錄文件

• 如同電路板的layout完成后要生成gerber，F(xiàn)PGA工具最終也要產(chǎn)生一個(gè)bit文件用于燒錄到FPGA中運(yùn)行了