RK3588 從原理圖遷移同步到 PCB 的關(guān)鍵操作及技巧

直播問答整理如下，供大家參考。

現(xiàn)場來不及提問、或錯過直播的觀眾可以在后臺留言提問，我們會轉(zhuǎn)給相關(guān)技術(shù)人員進(jìn)行解答。

也歡迎大家就培訓(xùn)本身的改進(jìn)意見給我們留言，我們會根據(jù)大家的反饋調(diào)整今后的培訓(xùn)計劃。

Q

PCB中如何控制阻抗，阻抗的控制和哪些因素相關(guān)？

答：

PCB 布局和層堆疊：阻抗受到 PCB 布局和層堆疊的影響。例如，信號線與地平面之間的距離、信號線周圍的引腳和銅填充等都會影響阻抗。因此，在進(jìn)行 PCB 布局時，需要考慮這些因素來控制阻抗。

傳輸線特性阻抗：阻抗與傳輸線的特性參數(shù)有關(guān)，如傳輸線的寬度、間距、高度、介電常數(shù)等。根據(jù)所使用的 PCB 材料和設(shè)計要求，可以使用 Allegro 軟件提供的工具來計算和設(shè)置傳輸線的特性阻抗。

差分線和匹配阻抗：對于差分信號線，需要保持差分阻抗的匹配，以確保信號的平衡和抑制共模噪聲。在 Allegro 軟件中，可以使用差分線約束來設(shè)置差分阻抗的要求。

Q

Allegro X 和 Allegro 17.4、Allegro 22.1 的區(qū)別？

答：Allegro X 是新一代的 Allegro PCB 設(shè)計軟件，是集合了前端、后端設(shè)計，庫、數(shù)據(jù)管理、EE 分析等為一體的綜合性平臺（PCB Deisgner、System Capture、Pulse、PCB Librarian、Design Workbench...)。

而 Allegro 17.4 只是 Allegro 軟件的一個版本號。目前的版本已經(jīng)更新到 22.1。

Allegro X 是在 22.1 版本下發(fā)布的，因此對比 17.4 版本，除了提供整合的平臺之外，更提供了更多高效、進(jìn)階的功能，例如 Convert、In-Design Analysis、Void spacing control 等。

如果要了解詳細(xì)特性，請聯(lián)系我們：spb_china@cadence.com。

Q

在 Allegro 軟件中，如何針對 DDR4 的設(shè)計進(jìn)行規(guī)則設(shè)置以及如何使用規(guī)則約束布線？

答：首先，打開 Allegro 軟件并加載 DDR4 設(shè)計文件：

在菜單欄中選擇 Constraints -> Physical -> Constraint Manager，打開規(guī)則管理器件，創(chuàng)建約束規(guī)則。對于DDR4 設(shè)計，一些常見的約束規(guī)則包括時序規(guī)則、布局規(guī)則和信號完整性規(guī)則。

時序規(guī)則：在 “Timing” 選項卡下，可以設(shè)置時鐘和數(shù)據(jù)信號的時序規(guī)則，如時鐘頻率、時鐘延遲、數(shù)據(jù)傳輸時序等

布局規(guī)則：在 “Placement” 選項卡下，可以設(shè)置DDR4芯片的布局規(guī)則，如芯片位置、引腳分配等

信號完整性規(guī)則：在 "Signal Integrity“ 選項卡下，可以設(shè)置信號的電氣特性規(guī)則，如信號幅度、傳輸線特性阻抗等。

根據(jù) DDR4 的規(guī)格和設(shè)計要求，逐個設(shè)置所需的約束規(guī)則?？梢酝ㄟ^點擊"Add"按鈕來添加新的約束規(guī)則，并根據(jù)需要進(jìn)行設(shè)置。

在設(shè)置約束規(guī)則時，可以使用Allegro提供的約束模板或自定義約束，具體根據(jù) DDR4 的規(guī)格和設(shè)計要求來決定。

完成約束規(guī)則的設(shè)置后，可以對設(shè)計進(jìn)行布線規(guī)則。在布線過程中，Allegro 會根據(jù)設(shè)置的約束規(guī)則進(jìn)行布線，確保設(shè)計滿足約束要求。

需要注意的是，DDR4 設(shè)計的約束規(guī)則設(shè)置需要根據(jù)具體的設(shè)計要求和 DDR4 的規(guī)格來確定，建議參考DDR4 產(chǎn)品手冊和 Allegro 軟件的相關(guān)文檔來了解更多詳細(xì)信息和操作步驟。

Q

如何在 Allegro 軟件中對阻抗進(jìn)行設(shè)置？

答：打開 Allegro 軟件并加載 PCB 設(shè)計文件：

在菜單欄中選擇 Constraints -> Physical -> Constraint Manager，打開規(guī)則管理器。

在規(guī)則管理器中，選擇 “Signal Integrity“ 選項卡。在該選項卡下，可以設(shè)置信號的電氣特性規(guī)則，包括阻抗。

點擊“Add”按鈕，添加新的信號規(guī)則。在彈出的對話框中，選擇"Net"，然后選擇要設(shè)置阻抗的信號線。

在規(guī)則設(shè)置中，可以指定信號線的阻抗規(guī)格?？梢赃x擇固定阻抗值，也可以選擇通過定義傳輸線參數(shù)來計算阻抗。

完成阻抗設(shè)置后，可以進(jìn)行布線和仿真，Allegro 會根據(jù)設(shè)置的阻抗規(guī)則來布線并進(jìn)行信號完整性分析。

需要注意的是，阻抗的設(shè)置需要根據(jù)具體的設(shè)計要求和所使用的 PCB 材料來確定，建議參考 PCB 材料的規(guī)格和 Allegro 軟件的相關(guān)文檔來了解更多詳細(xì)信息和操作步驟。

Q

一份原理圖下如果有多份 .dsn 文件，如何分別導(dǎo)出網(wǎng)表？

答：打開原理圖設(shè)計工程，在 OrCAD Capture 中選擇要導(dǎo)出網(wǎng)表的 .dsn 文件：

在菜單欄中選擇 Tools -> Create Netlist。

在 "Output Options" 部分，選擇 "Create a new netlist file"，然后為每個.dsn文件指定不同的導(dǎo)出網(wǎng)表文件名和路徑。

在 "Output File" 部分，點擊 "Browse" 按鈕選擇導(dǎo)出網(wǎng)表的文件名和路徑。

點擊 "OK" 開始導(dǎo)出網(wǎng)表。重復(fù)以上步驟為每個.dsn文件進(jìn)行網(wǎng)表導(dǎo)出。

通過以上步驟，可以為每個.dsn文件分別導(dǎo)出網(wǎng)表，確保每個文件都有對應(yīng)的網(wǎng)表文件。請注意，確保每個.dsn文件在導(dǎo)出網(wǎng)表時都使用不同的文件名和路徑，以避免混淆或覆蓋。