verilog/systemverilog中隱藏的初始化說明

在Verilog和SystemVerilog中經(jīng)常需要在使用變量或者線網(wǎng)之前，期望變量和線網(wǎng)有對應(yīng)的初始值，為此經(jīng)常會在過程塊或者連續(xù)賦值語句中對相關(guān)變量或者線網(wǎng)進(jìn)行初始化，這樣的初始化我們稱之為“顯式初始化”，其實(shí)除了這種初始化操作方式之外，也有人會在變量和線網(wǎng)聲明的同時進(jìn)行初始化，這種初始化方式成為“隱式初始化”，只不過在使用“隱式初始化”時經(jīng)常會出現(xiàn)一些不期望的結(jié)果，下面將通過示例對這些初始化操作進(jìn)行說明。

1 線網(wǎng)初始化

【示例】

【仿真結(jié)果】

示例中，net1在聲明的同時進(jìn)行了賦值操作（初始化），同時在代碼中通過連續(xù)賦值語句對net1又進(jìn)行了賦值（與聲明時初始化的值不同），此時從仿真結(jié)果可以觀測到net1顯示結(jié)果為不定態(tài)；net2在聲明時并沒有進(jìn)行賦值操作，對其的賦值操作發(fā)生在連續(xù)賦值語句中，從仿真結(jié)果可以看到net2并沒有出現(xiàn)不定態(tài)，其獲得了確切的數(shù)值。

出現(xiàn)線網(wǎng)net1這種現(xiàn)象的主要是因?yàn)?strong>線網(wǎng)聲明時的“初始化”是一種“隱式的連續(xù)賦值語句”，并且在仿真過程中會一直保持，當(dāng)有其他語句驅(qū)動該線網(wǎng)時，此時相當(dāng)于對該線網(wǎng)進(jìn)行了多驅(qū)動，在仿真波形上就會表現(xiàn)出不定態(tài)。那么對于變量的初始化操作是否也會像示例中net1這樣的情況呢？請看下例。

2 變量初始化

【示例】

【仿真結(jié)果】

編譯報錯，從報錯信息上可以知道，var1同時被過程塊代碼和結(jié)構(gòu)級代碼驅(qū)動，這主要是因?yàn)関ar1為變量，在聲明時進(jìn)行了初始化，同時又在連續(xù)賦值語句中也進(jìn)行了賦值，從而導(dǎo)致了編譯錯誤，即錯誤原因是變量聲明時進(jìn)行了初始化的話，那么該變量不能作為連續(xù)賦值語句的賦值對象進(jìn)行使用，即SystemVerilog中不允許對于同一變量在連續(xù)賦值語句和過程語句中同驅(qū)動。對上述代碼進(jìn)行修改，如下。

【示例】

【仿真結(jié)果】

示例中，var1聲明時進(jìn)行了初始化，但是本例中并沒有其他連續(xù)賦值語句對該變量的值進(jìn)行修改驅(qū)動，所以此時var1中的值在仿真過程中一直保持，var2在聲明時沒有進(jìn)行初始化，其值由連續(xù)賦值語句驅(qū)動為4’b0100，可見，SystemVerilog中變量可以用于連續(xù)賦值語句中，var3聲明時進(jìn)行了初始化，但在過程塊（initial）中對var3進(jìn)行了修改，此時var3的值更新為了過程塊中的值，由此我們可以看出，變量在聲明時的初始化先于過程塊的執(zhí)行，其次變量聲明時的初始化并不具有持續(xù)性，會被后續(xù)的賦值操作所更新，否則就會出現(xiàn)多驅(qū)動情況，即并不具有“隱式連續(xù)賦值的特點(diǎn)”。

通過上述示例可以看到，線網(wǎng)聲明時的初始化實(shí)際上是一種“隱式連續(xù)賦值語句”，其“初始化”具有持續(xù)性，而變量聲明時的初始化會被后續(xù)的賦值操作更新，并不具有持續(xù)性，同時需要注意如果變量在聲明時進(jìn)行初始化，此時該變量不能同時被連續(xù)賦值語句驅(qū)動。

審核編輯：劉清