背面供電成先進(jìn)制程競(jìng)爭又一技術(shù)高地，英特爾先發(fā)制人，臺(tái)積電、三星加碼跟進(jìn)

電子發(fā)燒友網(wǎng)報(bào)道（文/李寧遠(yuǎn)）半導(dǎo)體芯片制造領(lǐng)域制程工藝的角逐從來未曾停歇，白熱化的競(jìng)爭不斷挑戰(zhàn)著摩爾定律的極限。隨著摩爾定律的演進(jìn)，晶體管越來越小，密度越來越高，堆棧層數(shù)也越來越多。

現(xiàn)今的邏輯半導(dǎo)體具有10至15層甚至更多的多層布線，細(xì)信號(hào)線和粗電源線混合在多層布線中，線路層越來越混亂。為了解決芯片設(shè)計(jì)線路層混亂的問題，背面供電網(wǎng)絡(luò)BSPDN技術(shù)的應(yīng)用受到越來越多的關(guān)注。

探索背面供電，解決芯片線路設(shè)計(jì)兩難

隨著半導(dǎo)體技術(shù)的飛速發(fā)展，先進(jìn)制程的角逐已經(jīng)圍繞著5nm以下的工藝展開。隨著制程節(jié)點(diǎn)由5nm向3nm、2nm發(fā)展和演進(jìn)，芯片制造的難度逐步逼近摩爾定律的物理極限，從制程進(jìn)步中獲得芯片性能提升的難度和成本越來越高。

在越來越小的晶體管中，堆棧層數(shù)越來越多，信號(hào)線和電源線在多層布線中混合在一起用于連接晶體管與金屬層。在越來越有限的芯片面積內(nèi)，電源線進(jìn)一步縮小會(huì)帶來IR Drop問題，晶體管得不到充足的電力供應(yīng)。

但是如果選擇保證電源線厚度避免電壓降，又會(huì)占用更多片內(nèi)信號(hào)線的布線空間。在以前的制程節(jié)點(diǎn)中，這一問題并沒有充分暴露出來，而線路層的信號(hào)線和電源線設(shè)計(jì)在3nm、2nm以及更小制程節(jié)點(diǎn)的演進(jìn)下陷入兩難的境地。

傳統(tǒng)的供電線路是在正面進(jìn)行布線，這種供電技術(shù)會(huì)影響到金屬層的資源的分配，在電路設(shè)計(jì)越來越復(fù)雜的情況下如何處理信號(hào)網(wǎng)絡(luò)跟供電網(wǎng)絡(luò)之間的資源排擠問題，是芯片進(jìn)一步微縮的關(guān)鍵，也是芯片制造面臨的主要挑戰(zhàn)之一。

為了解決這一兩難的困境，業(yè)界不斷探索著新的芯片供電網(wǎng)絡(luò)方案。背面供電網(wǎng)絡(luò)BSPDN技術(shù)正是解決芯片線路設(shè)計(jì)兩難境地的革命性技術(shù)。

背面供電技術(shù)BSPDN該技術(shù)最早于2019年IMEC研討會(huì)上被提出，是在晶體管三維結(jié)構(gòu)上進(jìn)行創(chuàng)新，挖掘晶圓背面空間的潛力，將原先和晶體管一同排布的供電網(wǎng)絡(luò)直接轉(zhuǎn)移到晶體管的背面重新排布。

供電問題在晶圓背面解決，IR Drop效應(yīng)明顯下降，芯片性能得以改善，芯片的正面只需要專注于信號(hào)互連。

背面供電技術(shù)能帶來的優(yōu)勢(shì)遠(yuǎn)遠(yuǎn)不止解決供電問題IR Drop這么單一，物理設(shè)計(jì)上的改善，能夠大幅提高芯片利用率，減少時(shí)序擁堵等問題；背面供電同時(shí)縮減了金屬線長，這意味著時(shí)鐘功耗能夠降低、緩沖器數(shù)量減少和主動(dòng)功耗降低。

綜合這些所有的優(yōu)勢(shì)點(diǎn)，采用背面供電技術(shù)和采用傳統(tǒng)供電技術(shù)相比，芯片的性能、能效等系統(tǒng)級(jí)指標(biāo)均能夠大幅提升，功耗、面積得以進(jìn)一步降低。

在2nm賽道摩拳擦掌的臺(tái)積電、三星以及英特爾，均在后續(xù)的開發(fā)路線圖上提及了背面供電技術(shù)這一方向。在2nm及以下的制程節(jié)點(diǎn)的競(jìng)爭上，背面供電技術(shù)無疑是分量很重的一項(xiàng)布局。

巨頭競(jìng)爭，搶攻背面供電技術(shù)高地

從目前布局開發(fā)背面供電技術(shù)幾家巨頭的進(jìn)度來看，英特爾是在這條賽道上最激進(jìn)也有望最先落地背面供電技術(shù)應(yīng)用的一方。根據(jù)英特爾目前已經(jīng)公布的信息，其獨(dú)家的背面供電技術(shù)PowerVia將用于18A、20A工藝節(jié)點(diǎn)，并且英特爾已經(jīng)率先在產(chǎn)品級(jí)測(cè)試芯片上實(shí)現(xiàn)了背面供電。

英特爾官方宣布該技術(shù)將在2024年20A制程節(jié)點(diǎn)上正式落地應(yīng)用，這比三星和臺(tái)積電暫定的背面供電技術(shù)推出時(shí)間都要早。

根據(jù)英特爾的測(cè)試，PowerVia將平臺(tái)電壓降低了30%，并帶來了6%的頻率增益。同時(shí)測(cè)試中芯片大部分區(qū)域的標(biāo)準(zhǔn)單元利用率都超過了90%，同時(shí)晶體管體積縮小，單元密度大幅增加。為此，英特爾還開發(fā)了新的散熱技術(shù)保證散熱。

當(dāng)前背面供電技術(shù)還面臨著良率和可靠性等方面的挑戰(zhàn)，不過從英特爾目前已經(jīng)公布的測(cè)試來看，PowerVia的良率和可靠性已經(jīng)較為成熟。所以英特爾在明年正式使用PowerVia背面供電技術(shù)配合20A制程節(jié)點(diǎn)上線把握性還是很大的。

在先進(jìn)制程的競(jìng)爭中，三星同樣不甘示弱，其背面供電技術(shù)已經(jīng)在緊鑼密鼓地開發(fā)中。根據(jù)相關(guān)消息，三星目前正在針對(duì)背面供電技術(shù)做市場(chǎng)需求調(diào)查，在確保需求充分后，背面供電技術(shù)可能會(huì)應(yīng)用到計(jì)劃于2025年量產(chǎn)的2nm中以解決使用2nm工藝造成的布線擁塞問題，計(jì)劃于2027年量產(chǎn)的1.4nm工藝使用背面供電技術(shù)是可以確定的。

根據(jù)三星披露的其研發(fā)的背面供電技術(shù)測(cè)試數(shù)據(jù)，兩個(gè)基于ARM架構(gòu)的處理器，采用背面供電技術(shù)后，相比采用傳統(tǒng)供電方式，芯片面積分別縮小了10.6%和19%。這意味著內(nèi)部的集成度和性能都能有不小的提升。同時(shí)，背面技術(shù)的應(yīng)用使布線長度減少了接近10%，這也能帶來額外的性能優(yōu)勢(shì)。

作為另一家巨頭，臺(tái)積電也在背部供電上進(jìn)行著布局，但在技術(shù)推進(jìn)上稍顯保守。根據(jù)臺(tái)積電此前公布的規(guī)劃，臺(tái)積電會(huì)在2026年推出一個(gè)N2P制程節(jié)點(diǎn)，同時(shí)在這個(gè)工藝上，背面供電技術(shù)將被引入進(jìn)來。

根據(jù)臺(tái)積電透露的相關(guān)技術(shù)數(shù)據(jù)，N2P制程技術(shù)將通過背后供電技術(shù)能夠有效減少IR Drop和改善信號(hào)，芯片性能提高了10%—12%，并將邏輯面積減少10%—15%。雖然推出時(shí)間有些落后，但在背面供電技術(shù)的前期準(zhǔn)備上，臺(tái)積電已經(jīng)做了不少相關(guān)的技術(shù)儲(chǔ)備。

三家巨頭中目前在背面供電技術(shù)最領(lǐng)先的無疑是英特爾，不論是從披露的相關(guān)技術(shù)進(jìn)度、成熟度，還是從量產(chǎn)落地時(shí)間來看，英特爾目前都還是很有優(yōu)勢(shì)的，相比其他廠商有著兩年左右的領(lǐng)先。尤其是在良率和可靠性上，英特爾目前是最具把握性的。

先進(jìn)制程的角逐，將在2025年之后，各家2nm以及更先進(jìn)節(jié)點(diǎn)芯片量產(chǎn)后進(jìn)入白熱化。而背面供電技術(shù)的成熟度無疑會(huì)影響各個(gè)巨頭在先進(jìn)制程角逐中的話語權(quán)。

小結(jié)

雖然它的實(shí)現(xiàn)涉及調(diào)試、散熱等諸多難度很高的挑戰(zhàn)，但背面供電技術(shù)能夠帶來的優(yōu)勢(shì)同樣非常明顯，使用背面供電技術(shù)的芯片在性能和能效上獲得極大的提升，繼續(xù)逼近著摩爾定律的極限。

用更少的能量實(shí)現(xiàn)多的擴(kuò)展性能，該技術(shù)成熟后能給半導(dǎo)體工藝帶來的改變，或許不止這些現(xiàn)在已經(jīng)被發(fā)掘出來的優(yōu)勢(shì)。背面供電技術(shù)也被視為繼續(xù)開發(fā)更精細(xì)工藝節(jié)點(diǎn)技術(shù)的基本技術(shù)，成為現(xiàn)在芯片晶圓廠正在全力競(jìng)爭又一個(gè)技術(shù)高地。