基于FPGA的SRIO協(xié)議設(shè)計
本文介紹一個FPGA常用模塊：SRIO（Serial RapidIO）。SRIO協(xié)議是一種高速串行通信協(xié)議，在我參與的項目中主要是用于FPGA和DSP之間的高速通信。有關(guān)SRIO協(xié)議的詳細介紹網(wǎng)上有很多，本文主要簡單介紹一下SRIO IP核的使用和本工程的源代碼結(jié)構(gòu)。
由于Vivado中RapidIO IP核需要付費才能使用，因此本文提供完整工程源碼。
01軟硬件平臺
- 軟件平臺：Vivado 2017.4;
- 硬件平臺：XC7K410T...;
02IP核參數(shù)配置
本工程SRIO IP核參數(shù)配置如下圖所示，僅供參考：
03工程源碼結(jié)構(gòu)
下圖是SRIO工程源碼結(jié)構(gòu)：
其中，
- SRIO_Auto_rst_Mod：SRIO自動復(fù)位模塊；
- srio_request_gen：SRIO請求事務(wù)生成模塊；
- srio_response_gen：SRIO響應(yīng)事務(wù)生成模塊；
- RapidIO_switch_maintr_mod & srio_quick_start：SRIO維護事務(wù)生成模塊。
04實現(xiàn)功能
該FPGA SRIO模塊采用NWRITE類型事務(wù)往DSP目的地址傳輸數(shù)據(jù)，每包數(shù)據(jù)大小為256字節(jié)。數(shù)據(jù)寫入完畢后，通過DOORBELL事務(wù)給DSP發(fā)送數(shù)據(jù)接收中斷。另外FPGA端通過RapidIO IP核m_axis_treq接口接收來自DSP的數(shù)據(jù)。
聲明：本文內(nèi)容及配圖由入駐作者撰寫或者入駐合作網(wǎng)站授權(quán)轉(zhuǎn)載。文章觀點僅代表作者本人，不代表電子發(fā)燒友網(wǎng)立場。文章及其配圖僅供工程師學(xué)習(xí)之用，如有內(nèi)容侵權(quán)或者其他違規(guī)問題，請聯(lián)系本站處理。
舉報投訴
-
FPGA
+關(guān)注
關(guān)注
1620文章
21510瀏覽量
598917 -
通信協(xié)議
+關(guān)注
關(guān)注
28文章
810瀏覽量
40120 -
sRIO
+關(guān)注
關(guān)注
1文章
30瀏覽量
20912 -
串行通信
+關(guān)注
關(guān)注
4文章
555瀏覽量
35165 -
Vivado
+關(guān)注
關(guān)注
19文章
797瀏覽量
65854
發(fā)布評論請先 登錄
相關(guān)推薦
FPGA優(yōu)質(zhì)開源模塊-SRIO IP核的使用
本文介紹一個FPGA常用模塊：SRIO（Serial RapidIO）。SRIO協(xié)議是一種高速串行通信協(xié)議，在我參與的項目中主要是用于
FPGA的SRIO接口使用應(yīng)注意的事項
，并使用正確的連接線將它們連接起來。
按照規(guī)格書的要求進行連接，確保連接的穩(wěn)固性和可靠性。
在FPGA和通信設(shè)備上配置SRIO接口的軟件驅(qū)動程序和相關(guān)設(shè)置，確保兩端的通信協(xié)議和參數(shù)設(shè)置一致
發(fā)表于 06-27 08:33
C6672與FPGA的SRIO通信問題
請教SRIO通信問題，6672和FPGA的SRIO通信，2個lane連接，現(xiàn)象如下：
?（1）兩端都配置成2x，3.125G，FPGA顯示port initial成功，link ini
發(fā)表于 06-21 13:52
用SRIO實現(xiàn)DSP與FPGA通信
我在做fpga與dsp的SRIO通信，我用的是論壇上提供的SRIO test程序，目前dsp端能夠?qū)崿F(xiàn)端口0的外部回環(huán)測試。fpga端的協(xié)議
發(fā)表于 06-21 10:45
6678 SRIO鏈路信號完整性測試方法
; FPGA
? ? ? ? 1、STK中的external line loopback工作方式好像滿足我的需求，但似乎前提是連接雙方必須在SRIO協(xié)議基礎(chǔ)上建立物理層的連接才可以進行測試。由于
發(fā)表于 06-21 06:25
srio協(xié)議將數(shù)據(jù)從我的模塊發(fā)送到其他模塊怎么實現(xiàn)？
嗨， 我想通過srio協(xié)議將數(shù)據(jù)從我的模塊（fpga）發(fā)送到其他模塊（tc6678texas處理器）。我想知道是否有任何中斷來啟動轉(zhuǎn)移？感謝致敬M LOKESWARA REDDYBEL
發(fā)表于 04-30 09:31
基于SRIO協(xié)議的板級芯片互聯(lián)技術(shù)
本文介紹了這種基于SRIO互聯(lián)技術(shù)的高速實時數(shù)據(jù)處理硬件平臺，并在該平臺上研究了多DSP之間、DSP與FPGA之間的SRIO通信技術(shù)。
發(fā)表于 01-10 15:07
?3758次閱讀
基于SRIO協(xié)議設(shè)計和實現(xiàn)了DSP與FPGA之間的高速數(shù)據(jù)通信
難度大，實現(xiàn)復(fù)雜算法也比較困難。因此，結(jié)合多核DSP和FPGA的優(yōu)勢，構(gòu)建基于異構(gòu)處理器的信號處理系統(tǒng)成為當(dāng)前一種發(fā)展趨勢。異構(gòu)處理器間的高速通信成為高速信號處理系統(tǒng)[1]的關(guān)鍵問題之一，本文基于SRIO協(xié)議設(shè)計和實現(xiàn)了DSP與
發(fā)表于 11-17 03:11
?3w次閱讀
基于C66x+FPGA的SRIO開發(fā)視頻教程
本文為您分享基于C66x+FPGA的SRIO開發(fā)視頻教程，適用于創(chuàng)龍TMS320C6678、TMS320C665x、Kintex-7、Artix-7平臺。
發(fā)表于 07-01 10:47
?1904次閱讀
可用的SRIO RapidIO (SRIO)驗證平臺
目前具備SRIO接口的硬件不多，推薦廣州星嵌電子科技有限公司開發(fā)的DSP+FPGA+RAM開發(fā)板XQ6657Z35-EVM。
SRIO IP核的三層協(xié)議的作用？
數(shù)據(jù)從遠程設(shè)備（假設(shè)為DSP的SRIO端）傳輸過來，FPGA端（假設(shè)我們這端為FPGA的SRIO端口）通過RX接收到串行數(shù)據(jù)，先到達物理層進行時鐘恢復(fù)，串并轉(zhuǎn)換，之后進行8b/10b解
在FPGA和DSP兩種處理器之間實現(xiàn)SRIO協(xié)議的方法
摘要: 現(xiàn)代 信號 處理系統(tǒng)通常需要在不同處理器之間實現(xiàn)高速數(shù)據(jù) 通信 ，SRIO協(xié)議由于高效率、低延時的特性被廣泛使用。本文研究了在 FPGA 和 DSP 兩種處理器之間實現(xiàn)SRIO
SRIO IP核的三層協(xié)議的作用解析
SRIO這種高速串口復(fù)雜就復(fù)雜在它的協(xié)議上，三層協(xié)議：邏輯層，傳輸層以及物理層。
數(shù)據(jù)手冊會說這三層協(xié)議是干什么的呢？也就是分工（【FPGA
srio交換芯片是什么？srio交換芯片的原理和作用
SRIO（Serial RapidIO）交換芯片是一種高性能的通信芯片，專門設(shè)計用于實現(xiàn)基于SRIO協(xié)議的數(shù)據(jù)交換和傳輸。SRIO是一種點對點串行通信
FPGA與SRIO調(diào)試步驟
FPGA（現(xiàn)場可編程門陣列）和DSP（數(shù)字信號處理器）之間通過SRIO接口進行調(diào)試通常需要以下步驟。
工商網(wǎng)監(jiān)
評論