serdes串行發(fā)送和接收是怎么實(shí)現(xiàn)的？serdes就是用56G的ADC和DAC嗎？

對(duì)于圖1所示TX/RX模擬部分的實(shí)現(xiàn)方式，大家是不是一直有這樣的疑問: Serdes在將并行data通過DAC串行發(fā)出去的時(shí)候，或者在接收端通過ADC進(jìn)行串行data采樣的時(shí)候，是怎么實(shí)現(xiàn)的？比如56G的serdes就是用56G的ADC和DAC嗎？

答案是肯定不是，沒有那么高頻的ADC和DAC，通常ADC和DAC最大可以工作在1G頻率左右，再大的頻率無法實(shí)現(xiàn)精度的。所以采用多個(gè)ADC/DAC分時(shí)工作的模式。

RX接收端采樣方式如下圖2，RX Pad連接到16個(gè)ADC上，后端要嚴(yán)格約束Pad到不同ADC之間的走線一樣長，可以通過繞線方式實(shí)現(xiàn)。

CDR的數(shù)字邏輯輸出vco_calibration_value[n:0]到模擬VCO實(shí)現(xiàn)相位調(diào)整。VCO輸出多路時(shí)鐘到多個(gè)ADC，如圖3所示，比如通過16個(gè)ADC分時(shí)采樣，VCO輸出的相鄰時(shí)鐘差90°/16。

ADC在時(shí)鐘上升沿進(jìn)行采樣，然后模擬通過clk15將16個(gè)采樣symbol[7:0] pipe到數(shù)字邏輯，然后進(jìn)行均衡判決。TX端的DAC發(fā)送端是相同的方式進(jìn)行的。

圖1：serdes架構(gòu)框圖

圖2：RX ADC采樣框圖

圖3：RX ADC采樣時(shí)鐘圖示