高速電路電源完整性測(cè)試之電源輸出阻抗和環(huán)路測(cè)試

DC-DC 變換器原理示意圖：

DC-DC可以降壓也可以升壓。

供電電源過來的DC經(jīng)過開關(guān)管變成脈沖。

脈沖經(jīng)過濾波電路變換回DC輸出。

通過在輸出端電壓采樣，進(jìn)行負(fù)反饋調(diào)整脈沖占空比，可以控制整個(gè)能量輸出，達(dá)到穩(wěn)壓目的。

造成輸出DC不穩(wěn)的原因主要是負(fù)載電流變化，當(dāng)然還有其他因素比如輸入不穩(wěn)，環(huán)境變化等。

改善電源完整性方法

1、優(yōu)化反饋環(huán)路設(shè)計(jì)

瞬變響應(yīng)速度

環(huán)路穩(wěn)定性

2、將|ZPDN| 壓到一個(gè)小數(shù)值

可以使得Vdd波動(dòng)最小化，因?yàn)镈elta-Vdd= ZPDNx Delta-Idd(較小的ZPDN ?較小的Delta-Vdd)

DC-DC電源模塊反饋環(huán)路的特征測(cè)試

Keysight E5061B 低頻-射頻網(wǎng)絡(luò)分析儀的選件3L5，可以提供±40Vdc 的直流偏置電壓疊加到從端口 1 或 LF OUT端口上輸出的交流信號(hào)上。此外，如果在儀表的 S 參數(shù)測(cè)試端口上對(duì)被測(cè)器件進(jìn)行測(cè)量時(shí)，它還可以從 LF OUT端口輸出直流電壓?？梢栽?Hz~3GHz 的率范圍內(nèi)提供常用的網(wǎng)絡(luò)測(cè)量和分析功能。功能全面的低頻網(wǎng)絡(luò)測(cè)量能力(包括內(nèi)置的 1MΩ 輸入) 都被完美地集成到這個(gè)高性能的射頻網(wǎng)絡(luò)分析儀之中。

使用 E5061B-3L5可以測(cè)試DC-DC電源的環(huán)路增益、相位裕量、增益裕量等反饋環(huán)路特性。比如環(huán)路增益測(cè)試測(cè)試配置如下圖：在E5061B-3L5的高輸入阻抗測(cè)量接收機(jī)的R和T端口上測(cè)量激勵(lì)施加電路兩側(cè)的交流電壓，隨后把這兩個(gè)測(cè)量結(jié)果進(jìn)行比值計(jì)算得到環(huán)路增益最終的測(cè)量結(jié)果。

把激勵(lì)信號(hào)加在滿足Zin >> Zout 的點(diǎn)上，并讓電阻R滿足Zin >> R >> Zout的條件，可以通過T/R 比值的測(cè)量結(jié)果得到循環(huán)傳遞函數(shù)-GH 的特性，這里選擇R=R5=50歐姆；

如下圖所示，當(dāng)測(cè)試得到環(huán)路增益|GH|后，通過游標(biāo)找到|GH|=1的交叉頻率。同樣的，在相位測(cè)量曲線即可得到相位裕量，進(jìn)而可以測(cè)量增益裕量。

DC-DC電源模塊輸出阻抗測(cè)試

電源的輸出阻抗會(huì)影響到在電流變化時(shí)輸出電壓的變化，其輸出阻抗越小，瞬態(tài)電流變化對(duì)輸出電壓的影響越小。DC-DC電源輸出阻抗的測(cè)試有電流-電壓檢測(cè)法和并聯(lián)-直通法測(cè)試。電流-電壓方法使儀表激勵(lì)信號(hào)源和被測(cè)件直流輸出電壓之間很好的隔離，接收機(jī)使用高阻輸入端口，適用于測(cè)試輸出電壓較大的DC-DC變換器的輸出阻抗。但是，這種方法不適用測(cè)試毫歐級(jí)的輸出阻抗。

并聯(lián)-直通方法能夠?qū)翚W級(jí)的微小阻抗進(jìn)行精確測(cè)量，通過測(cè)量T，R端口傳輸系數(shù)S21推導(dǎo)出輸出阻抗。Zdut 和S21 之間的關(guān)系為: Zdut = 25 x S21/ (1-S21)，其原理如下。

由于激勵(lì)信號(hào)源和接收機(jī)之間測(cè)試電纜的接地環(huán)路的電壓下降會(huì)引入誤差，傳統(tǒng)的低頻網(wǎng)絡(luò)分析儀對(duì)于非常小的毫歐級(jí)阻抗的測(cè)試非常困難。雖然可以在激勵(lì)源、接收機(jī)一側(cè)加入磁環(huán)抑制電流，或者使用變壓器隔離接地環(huán)路，然而合適的磁環(huán)非常難以選擇，變壓器剩余響應(yīng)的影響也無法完全消除。

Keysight網(wǎng)絡(luò)分析儀E5061B-3L5 的增益-相位測(cè)試端口使用在低頻大約30?半浮置的接地方法，可以阻止屏蔽電流，不需要外部磁環(huán)或變壓器就可以輕松測(cè)試毫歐級(jí)的輸出阻抗。下圖是使用E5061B-3L5 增益-相位端口精確測(cè)試DC-DC變換器輸出阻抗的原理。

電源分配網(wǎng)絡(luò)PDN阻抗測(cè)試

數(shù)字電路系統(tǒng)中，電路供電通常使用DC-DC Buck-Boost單元或LDO模塊。由DC-DC單元、電路板的電源布線層、無源器件（整形LC、旁路電容、去耦電容）組成了電源分布網(wǎng)絡(luò)（Power Distribution Network）。

為了評(píng)估電源系統(tǒng)對(duì)紋波噪聲的要求，以及方便在頻域和時(shí)域評(píng)估電源系統(tǒng)，引入了目標(biāo)阻抗Ztarget。目標(biāo)阻抗同樣遵循歐姆定律，假設(shè)電源電壓為5V，紋波范圍要求為5%，負(fù)載電流微1A，電路工作時(shí)電流變化在50%以內(nèi)，那么對(duì)目標(biāo)阻抗的要求為 Ztarget ≤ (5*0.05)/(1*50%)。隨著數(shù)字系統(tǒng)頻率的增加以及集成規(guī)模增大，為了減小功耗電源電壓越來低，電源紋波要求越小，對(duì)PDN阻抗的精確測(cè)試變的異常重要。下圖顯示了數(shù)字電路電源功耗、工作頻率、PDN目標(biāo)阻抗的變化趨勢(shì)。

如前面提到的，假設(shè)Zpdn 是從負(fù)載器件一端看到的Vdd 和接地層之間的阻抗，Delta-I 就是由負(fù)載器件的工作所引起的電流變化，在電源層面上會(huì)產(chǎn)生電壓降Delta-V = Delta-i x Zpdn。更嚴(yán)格地講，電壓降應(yīng)該是: Delta-V =IFFT (FFT(delta-I) x Zpdn)。對(duì)于MPU 之類的高性能LSI的應(yīng)用情況，Delta-I可能是幾安培或幾十安培，對(duì)于包含大量大規(guī)模集成芯片的高速數(shù)字電路中，低電壓大電流工作時(shí)，電源分布網(wǎng)絡(luò)(PDN)極小的輸出阻抗會(huì)引起電壓的較大波動(dòng)，超出電壓幅度的要求范圍，導(dǎo)致信號(hào)完整性和電磁干擾問題。比如供電電壓為1V，允許的紋波噪聲或者電壓偏移為5%，電流變化范圍為5A，則PDN的阻抗要求為：

因此，在從DC到GHz的廣闊頻率范圍內(nèi)，必須將電源層的阻抗Zpdn 抑制在一個(gè)極小的值上。下圖顯示了PDN網(wǎng)絡(luò)阻抗的影響因素及的頻率和阻抗范圍。

在裝配好的電路板上，安裝有DC-DC變換器，濾波LC電路，旁路電容、磁珠等無源器件，以及電源層的網(wǎng)絡(luò)布線共同構(gòu)成PDN阻抗。同樣，可以使用增益相位端口或者S端口測(cè)試系統(tǒng)級(jí)的PDN阻抗。使用S端口測(cè)試時(shí)，頻率范圍可以在5Hz-3GHz，需要使用磁環(huán)抑制線纜接地環(huán)路引入的AC電流。也可以在系統(tǒng)上電或者斷電條件小測(cè)試系統(tǒng)電路板的PDN阻抗。下圖是用E5061B進(jìn)行PDN網(wǎng)絡(luò)阻抗測(cè)試的例子。

無源器件如電感，電容也是PDN的重要部分，電容器作為旁路電容，選擇不同容值，可以在相應(yīng)頻率范圍抑制PDN的阻抗，減小電源噪聲。

并聯(lián)-直通測(cè)量在小阻抗范圍內(nèi)具有良好的靈敏度，通常用于測(cè)量旁路電容。對(duì)于鐵氧體磁珠等去耦器件，阻抗較高，使用反射測(cè)量方法進(jìn)行測(cè)試。由于測(cè)試電纜接地環(huán)路的影響，會(huì)在低頻段導(dǎo)致阻抗測(cè)量結(jié)果的較大誤差。如前所述，E5061B-3L5 的增益相位測(cè)試端口的半浮置接地結(jié)構(gòu)可以消除這一影響，頻率范圍5Hz-30MHz。還可以使用S參數(shù)端口測(cè)量更高頻率范圍的阻抗特性，5Hz-3GHz，需要使用磁環(huán)抑制流過接地屏蔽層的交流電流。下圖顯示了E5061B-3L5 用增益相位端口進(jìn)行電容阻抗測(cè)試方法。

審核編輯：湯梓紅