Sub-LVDS技術在FPGA上的應用

Sub-LVDS是一種低功耗、低誤碼率、低串擾和低輻射的差分信號技術，是LVDS技術在Camera接口上的一種應用。Sub-LVDS采用低擺幅電流模式傳輸系統(tǒng)，同傳統(tǒng)的電壓模式相比較，在達到幾乎相同的性能水平時，由于有比傳統(tǒng)模式更好的抗電源噪聲能力，它可以在噪聲容限低得多，而且擺幅也低得多的情況下工作。目前，Sub-LVDS技術在Sony的Camera/Sensor中比較常見，主要傳輸?shù)臄?shù)據(jù)格式為RAW10或者RAW12。SUB-LVDS的電壓更低，共模電壓為1.8V，差模電壓為150mV。

Sub-LVDS是LVDS電氣規(guī)范的低電壓版本，不同于LVDS，它的共模和差分信號電平降低，但仍然能夠驅(qū)動LVDS接收器。當LVDS驅(qū)動需要與Sub-LVDS接收器接口連接時，問題就出現(xiàn)了。從驅(qū)動的信號開始電壓水平不在一個合適的范圍內(nèi)，以確保與接收器的正常通信，必須改變驅(qū)動器輸出以保證適當?shù)碾妷核?。本文討論如何將LVDS驅(qū)動器和Sub-LVDS接收器之間的接口互聯(lián)，以及如何使用簡單的電阻網(wǎng)絡修改信號電壓等級以保證兼容性。

Sub-LVDS驅(qū)動器輸出參數(shù)

Sub-LVDS驅(qū)動器接收參數(shù)

LVDS輸出與Sub-LVDS驅(qū)動器接收參數(shù)

從以上表格得知，SubLVDS作為LVDS的發(fā)展，采用低擺幅電流模式傳輸系統(tǒng)，同傳統(tǒng)的電壓模式相比較，在達到幾乎相同的性能水平時，由于有比傳統(tǒng)模式更好的抗電源噪聲能力，它可以在噪聲容限低得多，而且擺幅也低得多的情況下工作。設計一個高效電流模式電路的主要挑戰(zhàn)是靜態(tài)功耗，但這在超高速網(wǎng)絡中不成問題，因為這時的動態(tài)功耗往往起主要作用。再者，此處采用了更加先進的工藝，將供電電壓從2.5 V降到1.8 V，輸出電壓擺幅從350 mV降為150mV，從而可以達到更低的功耗和提供更高的傳輸速率。

SubLVDS驅(qū)動電路

驅(qū)動電路是SubLVDS中的重要部分，其功能是實現(xiàn)將輸入的CMOS信號轉(zhuǎn)換為差分輸出信號，使得在傳輸過程中，抗噪特性更好。

SubLVDS與LVDS的互聯(lián)

由于 LVDS 驅(qū)動器具有1.2V的典型固定共模電壓輸出和350mV的典型差分電壓擺幅，因此降壓電阻網(wǎng)絡的目標是實現(xiàn) 0.9V 的固定共模電壓以及 150mV 的輸出差分電壓擺幅。使用簡單的電阻網(wǎng)絡連接 LVDS 驅(qū)動器和 Sub-LVDS 接收器是支持 Sub-LVDS 接收器所需較低信號電壓電平的可行且經(jīng)濟的選擇。

Sub-LVDS在7系列FPGA的應用

Sub-LVDS在手冊xapp582和wp393都有描述，直接看圖

選擇DIFF_HSTL_II_F I/O標準用于Sub-LVDS發(fā)射機，因為它具有0.9V標稱的共模電壓。DIFF_HSTL_II_F_18的擺幅太大，不能用于subblvds信號。串聯(lián)終端放置在線路中，以減少信號擺幅，從而滿足Sub-LVDS規(guī)范，同時保持共模在正確的范圍內(nèi)。