systemverilog：logic比reg更有優(yōu)勢(shì)？

在systemverilog協(xié)議中，logic定義四態(tài)值，即向量（vector）的每個(gè)位（bit）可以是邏輯0, 1, Z或X，與verilog協(xié)議中的reg很接近。但是logic有個(gè)很明顯的優(yōu)勢(shì)，不允許多驅(qū)動(dòng)。

多驅(qū)動(dòng)對(duì)關(guān)鍵字logic而言是語法錯(cuò)誤，在VCS編譯階段就能夠發(fā)現(xiàn)，能夠更早得發(fā)現(xiàn)錯(cuò)誤。

而在Verilog協(xié)議中，并沒有強(qiáng)調(diào)reg是不允許多驅(qū)的，因此VCS等編譯工具不會(huì)主動(dòng)報(bào)錯(cuò)。

需要在spyglass lint才能檢查出來，或者通過VCS 仿真發(fā)現(xiàn)。

在芯片設(shè)計(jì)中，更早的暴露問題一直是設(shè)計(jì)和驗(yàn)證人員追求的目標(biāo)，因此在RTL編碼時(shí)，如果正常設(shè)計(jì)是不允許多驅(qū)動(dòng)的場景中，建議使用logic替代reg。

如下案例中：cfg_mode 被多驅(qū)動(dòng)，在實(shí)際項(xiàng)目設(shè)計(jì)中，多驅(qū)動(dòng)的問題往往更加隱蔽，更不容易發(fā)現(xiàn)。

module try_top (

    input                                               clk                                  ,   //
    input                                               rst_n                                ,   //
    input       [1:0]                                   cfg_mode_in                              //

);
    logic  [1:0]  cfg_mode ;
    always_ff@(posedge clk, negedge rst_n)
        if(~rst_n)
            cfg_mode <= 1'b0;
         else 
            cfg_mode <= cfg_mode_in;

    always_ff@(posedge clk, negedge rst_n)
        if(~rst_n)
            cfg_mode <= 1'b0;
         else 
            cfg_mode <= cfg_mode_in;



endmodule

VCS報(bào)錯(cuò)：

如下案例中：cfg_mode 被多驅(qū)動(dòng)，但是申明成reg類型，因此VCS不會(huì)報(bào)ERROR。

module try_top (

    input                                               clk                                  ,   //
    input                                               rst_n                                ,   //
    input       [1:0]                                   cfg_mode_in                              //

);
 

   reg   [1:0]  cfg_mode ;
   
   always@(posedge clk or negedge rst_n)
       if(~rst_n)
           cfg_mode <= 1'b0;
        else 
           cfg_mode <= cfg_mode_in;

   always@(posedge clk or negedge rst_n)
       if(~rst_n)
           cfg_mode <= 1'b0;
        else 
           cfg_mode <= cfg_mode_in;



endmodule