詳細(xì)介紹數(shù)字IC設(shè)計(jì)的全流程內(nèi)容

一顆芯片是如何造出來(lái)的，相信對(duì)行業(yè)稍有涉獵的同學(xué)，都能簡(jiǎn)單作答：即先通過(guò)fabless進(jìn)行設(shè)計(jì)，再交由Foundry進(jìn)行制造，最后由封測(cè)廠交出。

但這種程度僅僅是一個(gè)外行的基本認(rèn)知，如果要在入行IC進(jìn)行職業(yè)方向選擇或是在面試中被問(wèn)到時(shí)，則需要更加專(zhuān)業(yè)的回答。

一、確定項(xiàng)目需求

1. 確定芯片的具體指標(biāo)

物理實(shí)現(xiàn)：

制作工藝（代工廠及工藝尺寸）；

裸片面積（DIE大小，DIE由功耗、成本、數(shù)字/模擬面積共同影響）；

封裝（封裝越大，散熱越好，成本越高）。

性能指標(biāo)：速度（時(shí)鐘頻率）；功耗。

功能指標(biāo)：功能描述；接口定義。

2. 系統(tǒng)級(jí)設(shè)計(jì)

用系統(tǒng)建模語(yǔ)言（高級(jí)語(yǔ)言 如matlab，c等）對(duì)各個(gè)模塊描述，為了對(duì)方案的可行性進(jìn)行驗(yàn)證

二、前端流程

1. RTL 寄存器傳輸級(jí)設(shè)計(jì)

利用硬件描述語(yǔ)言，如verilog對(duì)電路以寄存器之間的傳輸為基礎(chǔ)進(jìn)行描述；

2. 功能驗(yàn)證（動(dòng)態(tài)驗(yàn)證）

對(duì)設(shè)計(jì)的功能進(jìn)行仿真驗(yàn)證，需要激勵(lì)驅(qū)動(dòng)，是動(dòng)態(tài)仿真。仿真驗(yàn)證工具Mentor公司的 Modelsim， Synopsys的VCS，還有Cadence的NC-Verilog均可以對(duì)RTL級(jí)的代碼進(jìn)行設(shè)計(jì)驗(yàn)證，該部分稱(chēng)為前仿真，接下來(lái)邏輯部分綜合之后再一次進(jìn)行的仿真可稱(chēng)為后仿真。

3. 邏輯綜合（Design Compile）

需要指定特定的綜合庫(kù)，添加約束文件；邏輯綜合得到門(mén)級(jí)網(wǎng)表（Netlist）。

4. 形式驗(yàn)證（靜態(tài)驗(yàn)證）

功能上進(jìn)行驗(yàn)證，綜合后的網(wǎng)表進(jìn)行驗(yàn)證。常用的就是等價(jià)性檢查方法，以功能驗(yàn)證后的HDL設(shè)計(jì)為參考，對(duì)比綜合后的網(wǎng)表功能，他們是否在功能上存在等價(jià)性。

這樣做是為了保證在邏輯綜合過(guò)程中沒(méi)有改變?cè)菻DL描述的電路功能。做等價(jià)性檢查用到Synopsys的Formality工具。

5. STA靜態(tài)時(shí)序分析

在時(shí)序上進(jìn)行分析，用到Synopsys的PT（Prime Time）工具，一般用在后端設(shè)計(jì)中，由版圖生成網(wǎng)表進(jìn)行STA更準(zhǔn)確一些；

STA滿足時(shí)序約束，得到最終的Netlist。

6. DFT（design for test）可測(cè)性設(shè)計(jì)

為了在芯片生產(chǎn)之后，測(cè)試芯片的良率，看制作有無(wú)缺陷，一般是在電路中插入掃描連（scan chain）

DFT是在得到Netlist之后，布局布線（Place and Route）之前進(jìn)行設(shè)計(jì)

三、后端流程

1. 布局布線（Place and Route）

布圖規(guī)劃floor plan

布圖規(guī)劃是整個(gè)后端流程中最重要的一步，但也是彈性最大的一步。因?yàn)闆](méi)有標(biāo)準(zhǔn)的最佳方案，但又有很多細(xì)節(jié)需要考量。

布局布線的目標(biāo)：優(yōu)化芯片的面積，時(shí)序收斂，穩(wěn)定，方便走線。

工具：IC compiler，Encounter

布局（place）

布局即擺放標(biāo)準(zhǔn)單元，I/O pad，宏單元來(lái)實(shí)現(xiàn)個(gè)電路邏輯。

布局目標(biāo)：利用率越高越好，總線長(zhǎng)越短越好，時(shí)序越快越好。

但利用率越高，布線就越困難；總線長(zhǎng)越長(zhǎng)，時(shí)序就越慢。因此要做到以上三個(gè)參數(shù)的最佳平衡。

布線route

布線是指在滿足工藝規(guī)則和布線層數(shù)限制、線寬、線間距限制和各線網(wǎng)可靠絕緣的電性能約束條件下，根據(jù)電路的連接關(guān)系，將各單元和I/O pad用互連線連接起來(lái)。

2.時(shí)鐘樹(shù)綜合——CTS

Clock Tree Synthesis，時(shí)鐘樹(shù)綜合，簡(jiǎn)單點(diǎn)說(shuō)就是時(shí)鐘的布線。

由于時(shí)鐘信號(hào)在數(shù)字芯片的全局指揮作用，它的分布應(yīng)該是對(duì)稱(chēng)式的連到各個(gè)寄存器單元，從而使時(shí)鐘從同一個(gè)時(shí)鐘源到達(dá)各個(gè)寄存器時(shí)，時(shí)鐘延遲差異最小。這也是為什么時(shí)鐘信號(hào)需要單獨(dú)布線的原因。

3. 寄生參數(shù)提取（Extrat RC）

由于導(dǎo)線本身存在的電阻，相鄰導(dǎo)線之間的互感,耦合電容在芯片內(nèi)部會(huì)產(chǎn)生信號(hào)噪聲，串?dāng)_和反射。這些效應(yīng)會(huì)產(chǎn)生信號(hào)完整性問(wèn)題，導(dǎo)致信號(hào)電壓波動(dòng)和變化，如果嚴(yán)重就會(huì)導(dǎo)致信號(hào)失真錯(cuò)誤。提取寄生參數(shù)進(jìn)行再次的分析驗(yàn)證，分析信號(hào)完整性問(wèn)題是非常重要的。

4.STA

前面邏輯綜合后STA的話，用的是一個(gè)理想的時(shí)序模型（Timing Model）去做的，這個(gè)實(shí)際上并沒(méi)有實(shí)際的時(shí)序信息，實(shí)際cell擺在哪里，兩個(gè)cell之間的走線延時(shí)等信息都是沒(méi)有的，因?yàn)檫@個(gè)時(shí)候還沒(méi)有布局布線，兩個(gè)的位置都是不確定的，自然沒(méi)有這些信息。

當(dāng)位置確定之后，才會(huì)真正的去提取這些延時(shí)信息（Extrat RC），然后再做布局布線之后的STA，此時(shí)的STA相較于綜合時(shí)的STA，拿到的延時(shí)信息就是更真實(shí)的！包括時(shí)鐘，也是插了時(shí)鐘樹(shù)之后真正的時(shí)鐘走線，時(shí)鐘路徑的延時(shí)也是更真實(shí)的。如果布局布線之后還有不滿足時(shí)序的地方，也會(huì)退回去前面

5. 版圖物理驗(yàn)證

這一環(huán)節(jié)是對(duì)完成布線的物理版圖進(jìn)行功能和時(shí)序上的驗(yàn)證，大概包含以下方面：

LVS（Layout Vs Schematic）驗(yàn)證：簡(jiǎn)單說(shuō)，就是版圖與邏輯綜合后的門(mén)級(jí)電路圖的對(duì)比驗(yàn)證；

DRC（Design Rule Checking）：設(shè)計(jì)規(guī)則檢查，檢查連線間距，連線寬度等是否滿足工藝要求；

ERC（Electrical Rule Checking）：電氣規(guī)則檢查，檢查短路和開(kāi)路等電氣規(guī)則違例；

實(shí)際的后端流程還包括電路功耗分析，以及隨著制造工藝不斷進(jìn)步產(chǎn)生的DFM（可制造性設(shè)計(jì)）問(wèn)題等。

6. 生成GDSII文件，Tap_off 流片

物理版圖以GDSII的文件格式交給芯片代工廠（稱(chēng)為Foundry）在晶圓硅片上做出實(shí)際的電路。