Verilog：for循環(huán)的綜合實現(xiàn)

1.采用for循環(huán)來計算1的數(shù)量

采用for循環(huán)語句，逐個bit位判斷是否為1，為1則累加，否則保持不變，最終輸出輸入信號中1的數(shù)量。

module try_top #(
    parameter   DATA_WIDTH    =       8                                       ,   //
    parameter   CNT_WIDTH     =       ($clog2(DATA_WIDTH)+1)                      //
)
(

    input                                               clk                                     ,   //
    input                                               rst_n                                   ,   //
    input               [DATA_WIDTH-1:0]                data_in                                 ,   //
    output  reg         [CNT_WIDTH-1:0]                 one_cnt                                     //

);


always@(*) begin
    one_cnt  =    'b0             ;   
    for(int i=0; i< DATA_WIDTH;i=i+1) begin : one_cnt_gen
        if(data_in[i])
        one_cnt             =          one_cnt + 1'b1    ;  
else
        one_cnt             =          one_cnt         ;   
    end
end

endmodule

綜合實現(xiàn)--實際就是一團組合邏輯

module try_top ( clk, rst_n, data_in, one_cnt );
input [7:0] data_in;
output [3:0] one_cnt;
input clk, rst_n;
wire   n12, n13, n14, n15, n16, n17, n18, n19, n20, n21, n22;

NAND3_X1N_*Cell_TYPE*   U12 ( .A(n22), .B(n14), .C(n13), .Y(n20) );
AND2_X1N_*Cell_TYPE*   U13 ( .A(n14), .B(n13), .Y(n21) );
OA1B2_X1N_*Cell_TYPE*   U14 ( .B0(n14), .B1(n13), .A0N(n21), .Y(one_cnt[0])
         );
ADDF_X1N_*Cell_TYPE*   U15 ( .A(data_in[7]), .B(data_in[6]), .CI(n12), .CO(
n17), .S(n14) );
ADDF_X1N_*Cell_TYPE*   U16 ( .A(data_in[1]), .B(data_in[0]), .CI(data_in[2]), 
.CO(n16), .S(n12) );
ADDF_X1N_*Cell_TYPE*   U17 ( .A(data_in[3]), .B(data_in[5]), .CI(data_in[4]), 
.CO(n15), .S(n13) );
ADDF_X1N_*Cell_TYPE*   U18 ( .A(n17), .B(n16), .CI(n15), .CO(n18), .S(n22) );
INVP_X1R_*Cell_TYPE*   U19 ( .A(n18), .Y(n19) );
NOR2_X1F_*Cell_TYPE*   U20 ( .A(n20), .B(n19), .Y(one_cnt[3]) );
AOI21_X1N_*Cell_TYPE*  U21 ( .A0(n20), .A1(n19), .B0(one_cnt[3]), .Y(
one_cnt[2]) );
OA21_X1N_*Cell_TYPE*   U22 ( .A0(n22), .A1(n21), .B0(n20), .Y(one_cnt[1]) );
endmodule

2.綜合實現(xiàn)解讀

綜合工具基本原理也是for循環(huán)不斷計算，提取電路結(jié)構，只不過最后一級for循環(huán)的電路結(jié)果會覆蓋之前的計算結(jié)果，for循環(huán)結(jié)束，電路結(jié)構也就確定了。

因此綜合工具要求for循環(huán)的次數(shù)一定是固定值，而不能是個變量。

此處需要注意的是：除了協(xié)議中明確規(guī)定是屬于測試類的語法格式，其他語法格式理論上都是可以綜合的，關鍵在于綜合工具是否支持。所以是否可綜合完全取決于綜合工具的版本迭代。

3.人工實現(xiàn)解讀

剛才說過了綜合工具的實現(xiàn)方式，接下來我們試試人工翻譯for循環(huán)。

為了簡化分析流程，以DATA_WIDTH為2為例進行講解。首先進行窮舉操作，列出所有的情況，因為dat_in只有2bit，所以本案例中只有4種情況，然后計算cnt_one的表達式，將cnt_one的表達式進行邏輯化簡，最終得出電路圖。