D觸發(fā)器與Latch鎖存器電路設(shè)計(jì)

引言

D 觸發(fā)器，是時(shí)序邏輯電路中必備的一個(gè)基本單元，學(xué)好 D 觸發(fā)器，是學(xué)好時(shí)序邏輯電路的前提條件，其重要性不亞于加法器，二者共同構(gòu)成數(shù)字電路組合、時(shí)序邏輯的基礎(chǔ)。

一、D 觸發(fā)器的 Verilog 代碼實(shí)現(xiàn)和 RTL 電路實(shí)現(xiàn)

module D_FF(
    input  Clk,
    input  D,
    output reg Q
    );

   always @(posedge Clk) begin
      Q <= D;
   end

endmodule

觸發(fā)器（Flip - Flop）：能夠存儲(chǔ) 1 位二值信號(hào)的基本單元統(tǒng)稱為 D 觸發(fā)器，簡稱 DFF，多個(gè) D 觸發(fā)器的級(jí)聯(lián)便構(gòu)成了能夠存儲(chǔ)多位二值信號(hào)的基本電路。時(shí)鐘信號(hào)（Clock），簡稱 Clk，當(dāng)系統(tǒng)中有多個(gè) D 觸發(fā)器需要同時(shí)動(dòng)作時(shí)，就可以用同一個(gè) Clk 信號(hào)作為同步控制信號(hào)。

電路中的輸入端處沒有小圓圈表示 Signal 以高電平為有效信號(hào)。（如果在 Signal 輸入端畫有小圓圈，則表示 Signal 以低電平作為有效信號(hào)）。

D 觸發(fā)器的 RTL 電路圖如下所示：

D 觸發(fā)器的 RTL 電路圖

二、D 觸發(fā)器的 Verilog 代碼實(shí)現(xiàn)和 RTL 電路實(shí)現(xiàn)

module Latch(
    input din,
    input en,
    output reg dout
    );

    always @(din or en)
        if(en) 
            dout <= din;

endmodule

鎖存器（Latch）：一種對(duì)脈沖電平敏感的存儲(chǔ)單元電路，可以在特定輸入脈沖電平作用下才改變狀態(tài)；而鎖存，就是把信號(hào)暫存以維持某種電平狀態(tài)。

鎖存器的最主要作用是緩存，利用電平控制數(shù)據(jù)的輸入與輸出，它包括不帶使能控制的鎖存器和帶使能控制的鎖存器。鎖存器的缺點(diǎn)是容易產(chǎn)生毛刺，不穩(wěn)定，不利于靜態(tài)時(shí)序分析。

鎖存器的 RTL 電路圖如下所示：

鎖存器的 RTL 電路圖