仿真測(cè)試3：分頻、奇數(shù)、偶數(shù)

偶分頻

5.1計(jì)數(shù)實(shí)現(xiàn)偶12分頻（占空比50%）

5.1.1源碼

5.1.2測(cè)試源碼

5.1.3仿真圖

5.2通過一個(gè)標(biāo)志信號(hào)作為偶6分頻的工作時(shí)鐘（可靠，常用）

5.2.1源碼

5.2.2測(cè)試源碼

5.2.3仿真圖

這里為什么要說明這兩種方式呢?

這里就要說到FPGA中的全局時(shí)鐘網(wǎng)絡(luò)，因?yàn)樵?FPGA 中凡是時(shí)鐘信號(hào)都要連接到全局時(shí)鐘網(wǎng)絡(luò)上，全局時(shí)鐘網(wǎng)絡(luò)也稱為全局時(shí)鐘樹，是 FPGA 廠商專為時(shí)鐘路徑而特殊設(shè)計(jì)的，它能夠使時(shí)鐘信號(hào)到達(dá)每個(gè)寄存器的時(shí)間都盡可能相同，以保證更低的時(shí)鐘偏斜（Skew）和抖動(dòng)（Jitter）。

然而我們采用第一種方式產(chǎn)生的時(shí)鐘clk_out信號(hào)并沒有連接到全局時(shí)鐘網(wǎng)絡(luò)上，這種做法所衍生的潛在問題在低速系統(tǒng)中不易察覺，而在高速系統(tǒng)中就很容易出現(xiàn)問題，但 sys_clk 則是由外部晶振直接通過管腳連接到了 FPGA 的專用時(shí)鐘管腳上，自然就會(huì)連接到全局時(shí)鐘網(wǎng)絡(luò)上，所以在 sys_clk 時(shí)鐘工作下的信號(hào)要比在 clk_out 時(shí)鐘工作下的信號(hào)更容易在高速系統(tǒng)中保持穩(wěn)定。所以第二種方式相對(duì)來說更加安全。

應(yīng)用時(shí)候：

第一種：

奇分頻

5.3占空比50%實(shí)現(xiàn)5分頻方法（即5.1方法）

通過always語句，做一個(gè)上升沿的分頻，與一個(gè)下降沿的分頻，將分頻后的結(jié)果取與運(yùn)算。例如5分頻：先做一個(gè)上升沿觸發(fā)的5分頻，三個(gè)周期低電平，兩個(gè)周期高電平。在做一個(gè)下降沿觸發(fā)的5分頻，三個(gè)周期低電平，兩個(gè)周期高電平。最后將兩個(gè)分頻后的結(jié)果取與運(yùn)算，就是常規(guī)的5分頻。

5.3.1源碼

5.3.2測(cè)試源碼

5.3.3仿真圖

5.4標(biāo)志位方法與5.2一致（不再贅述）在高速系統(tǒng)中，仍采用flag信號(hào)的方法進(jìn)行分頻。