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3天內(nèi)不再提示

扒一扒pipeline中“spawn”的用法

Spinal FPGA ? 來源:Spinal FPGA ? 2023-10-29 09:57 ? 次閱讀

》spawn

在Stage中,關(guān)于spawn,定義了下面的兩個(gè)API

defspawnIt()(implicit loc: Location):Unit = spawnIt(ConditionalContext.isTrue)
defspawnIt(cond : Bool)(implicit loc: Location):Unit = internals.request.spawns += nameFromLocation(CombInit(cond), "spawnRequest")

spawn的調(diào)用,最終會(huì)把觸發(fā)條件cond存儲(chǔ)至internals.request.spawns中去。

而在Pipeline中,internal.request.spawns僅使用在了Internal Connection中:

//Internal connections
for(s <- stagesSet){
??????s.output.valid := s.input.valid

??????if(s.request.spawns.nonEmpty){
????????when(s.request.spawns.orR){
??????????s.output.valid := True
????????}
??????}

可以看到,對于Stage內(nèi)部,若果spawns非空,則spawns中只要有一個(gè)條件成立那么其output.valid即會(huì)設(shè)置為True,相當(dāng)于對output.valid進(jìn)行了擴(kuò)展多個(gè)時(shí)鐘周期。

值得注意的是,其僅對valid進(jìn)行了擴(kuò)展,而并沒有處理input.ready信號。

看到這里,對于spawnIt的用法諸君應(yīng)該能大體看明白,其就是為了對Stage中的output.valid進(jìn)行延展。

》example

由于spawnIt并沒有對input.ready進(jìn)行處理,故如果pipeline中如果有ready信號時(shí)使用需謹(jǐn)慎,這里給出一個(gè)pipeline中不使用ready的example:

caseclass SpawnTest() extends Component{
val io=newBundle{
val data_in= slave (Flow(UInt(8bits)))
val data_out= master(Flow(UInt(8bits)))
}
noIoPrefix()
val cycle_num=Stageable(UInt(8bits))
val pip=newPipeline{
val stage0=newStage{
importinternals._
input.valid:=io.data_in.valid
cycle_num:=io.data_in.payload
}
val stage1=newStage(Connection.M2S()){}
val stage2=newStage(Connection.M2S()){
io.data_out.valid:=internals.output.valid
val cycle_cnt=Reg(UInt(8bits)) init(0)
when(internals.input.valid){
cycle_cnt:=(cycle_num===1)?cycle_cnt|(cycle_num-1)
io.data_out.payload:=cycle_num
}otherwise{
cycle_cnt:= (cycle_cnt.orR)? (cycle_cnt-1)|cycle_cnt
io.data_out.payload:=cycle_cnt
}
spawnIt(cycle_cnt=/=0)
}
}
pip.build()
}

這個(gè)例子中pipeline存在三個(gè)Stage,對于data_in,在stage2中會(huì)對根據(jù)data_in.payload的值展開相應(yīng)的拍數(shù)(兩個(gè)data_in有效數(shù)據(jù)確保有足夠的間隔),示例波形如下:

9ee4cc4c-7567-11ee-939d-92fbcf53809c.jpg

9efa702e-7567-11ee-939d-92fbcf53809c.jpg

9efeebd6-7567-11ee-939d-92fbcf53809c.jpg

可以看到,當(dāng)data_in_payload為1時(shí),data_out_payload輸出一拍,數(shù)據(jù)為1.當(dāng)data_in_payload為2時(shí),data_out_payload輸出兩拍,數(shù)據(jù)分別為2,1.當(dāng)data_in_payload為3時(shí),data_out_payload輸出三拍,數(shù)據(jù)分別為1,2,3.實(shí)現(xiàn)data_in.valid的擴(kuò)展。

附上仿真代碼:

importspinal.core.sim._
object SpawnTestSim extends App{
SimConfig.withFstWave.compile(SpawnTest()).doSim{dut=>
dut.io.data_in.valid#=false
dut.clockDomain.forkStimulus(10)
dut.clockDomain.waitSampling(10)
dut.io.data_in.valid#=true
dut.io.data_in.payload#=1
dut.clockDomain.waitSampling()
dut.io.data_in.valid#=false
for(index<-0?until?10){
??????dut.io.data_in.payload#=index
??????dut.clockDomain.waitSampling()
????}
????dut.io.data_in.valid#=true
????dut.io.data_in.payload#=2
????dut.clockDomain.waitSampling()
????dut.io.data_in.valid#=false
????for(index<-0?until?10){
??????dut.io.data_in.payload#=index
??????dut.clockDomain.waitSampling()
????}
????dut.io.data_in.valid#=true
????dut.io.data_in.payload#=3
????dut.clockDomain.waitSampling()
????dut.io.data_in.valid#=false
????for(index<-0?until?10){
??????dut.io.data_in.payload#=index
??????dut.clockDomain.waitSampling()
????}

??}
}






審核編輯:劉清
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原文標(biāo)題:pipeline高端玩法(十一)—spawnIt

文章出處:【微信號:Spinal FPGA,微信公眾號:Spinal FPGA】歡迎添加關(guān)注!文章轉(zhuǎn)載請注明出處。

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