0
  • 聊天消息
  • 系統(tǒng)消息
  • 評論與回復(fù)
登錄后你可以
  • 下載海量資料
  • 學(xué)習(xí)在線課程
  • 觀看技術(shù)視頻
  • 寫文章/發(fā)帖/加入社區(qū)
會員中心
創(chuàng)作中心

完善資料讓更多小伙伴認(rèn)識你,還能領(lǐng)取20積分哦,立即完善>

3天內(nèi)不再提示

AXI總線:讀寫地址結(jié)構(gòu)

麥辣雞腿堡 ? 來源:TrustZone ? 作者:TrustZone ? 2023-10-31 16:06 ? 次閱讀

在整個傳輸事務(wù)過程中,主機(jī)首先將接下來 burst 傳輸?shù)目刂?a target="_blank">信息以及數(shù)據(jù)首個字節(jié)的地址傳輸給從機(jī),這個地址被稱為起始地址。

在本次 burst 后續(xù)傳輸期間,從機(jī)將根據(jù)控制信息計算后續(xù)數(shù)據(jù)的地址。

控制信息以及起始地址在讀/寫地址通道(AWC/ARC)傳輸。

注意:單次 burst 傳輸中的數(shù)據(jù),其地址不能跨越 4KB 邊界。 關(guān)于這點在筆者參考的一個來源這樣表示,目前筆者覺得看上去很有道理:協(xié)議中之所以規(guī)定一個burst不能跨越4K邊界是為了避免一筆burst交易訪問兩個slave (每個slave的地址空間是4K/1K對齊的)4K對齊最大原因是系統(tǒng)中定義一個page大小是4K, 而所謂的4K邊界是指低12bit為0的地址。

地址通道中傳輸?shù)目刂菩畔⒅邪ㄈ椡话l(fā)傳輸相關(guān)的信號(AR/AW 均一致,下圖為以 AR 為例):

圖片

(1)突發(fā)傳輸長度(burst length)

指一次突發(fā)傳輸中包含的數(shù)據(jù)傳輸(transfer)數(shù)量,在協(xié)議中使用 AxLen 信號控制。

突發(fā)傳輸長度在不同的模式(burst type ,將在后文中討論)下有一些限制,包括:

?對于 WRAP 模式,突發(fā)傳輸長度僅能為2,4,8,16

?在一次突發(fā)傳輸中,地址不能跨越一個 4KB 分區(qū)

?一次突發(fā)傳輸不能在完成所有數(shù)據(jù)傳輸前提前結(jié)束(early termination)

協(xié)議中多次強(qiáng)調(diào),通信雙方都不能在傳輸事務(wù)的所有 Transfer 完成前提前結(jié)束。哪怕發(fā)生錯誤,也得含淚走完整個傳輸事務(wù)的流程。

(2)突發(fā)傳輸寬度(burst size)

指傳輸中的數(shù)據(jù)位寬,具體地,是每周期傳輸數(shù)據(jù)的字節(jié)(Byte)數(shù)量,在協(xié)議中使用 AXSIZE 信號控制。

突發(fā)傳輸數(shù)據(jù)寬度不能超過數(shù)據(jù)總線本身的位寬。而當(dāng)數(shù)據(jù)總線位寬大于突發(fā)傳輸寬度時,將根據(jù)協(xié)議的相關(guān)規(guī)定,將數(shù)據(jù)在部分?jǐn)?shù)據(jù)線上傳輸。

傳輸寬度 = 2 ^ AXSIZE

(3)突發(fā)傳輸類型(AxBURST)

類型共有 3 種,分別為 FIXED,INCR 以及 WRAP。使用 2 位二進(jìn)制表示。

FIXED 類型中, burst 中所有數(shù)據(jù)都使用起始地址。該模式適合對某個固定地址進(jìn)行多次數(shù)據(jù)更新,比如讀寫一個 fifo時,讀寫地址就是固定的。

INCR 類型最為常用,后續(xù)數(shù)據(jù)的地址在初始地址的基礎(chǔ)上進(jìn)行遞增,遞增幅度與傳輸寬度相同。適合對于 RAM 等通過地址映射(mapped memory)的存儲介質(zhì)進(jìn)行讀寫操作。

WRAP 類型比較特殊,首先根據(jù)起始地址得到繞回邊界地址(wrap boundary)與最高地址。當(dāng)前地址小于最高地址時,WRAP 與 INCR類型完全相同,地址遞增。但到遞增后的地址到達(dá)最高地址后,地址直接回到繞回邊界地址,再進(jìn)行遞增,就這樣循環(huán)往復(fù)。

聲明:本文內(nèi)容及配圖由入駐作者撰寫或者入駐合作網(wǎng)站授權(quán)轉(zhuǎn)載。文章觀點僅代表作者本人,不代表電子發(fā)燒友網(wǎng)立場。文章及其配圖僅供工程師學(xué)習(xí)之用,如有內(nèi)容侵權(quán)或者其他違規(guī)問題,請聯(lián)系本站處理。 舉報投訴
  • 數(shù)據(jù)
    +關(guān)注

    關(guān)注

    8

    文章

    6715

    瀏覽量

    88316
  • 結(jié)構(gòu)
    +關(guān)注

    關(guān)注

    1

    文章

    117

    瀏覽量

    21527
  • 總線
    +關(guān)注

    關(guān)注

    10

    文章

    2817

    瀏覽量

    87711
  • AXI
    AXI
    +關(guān)注

    關(guān)注

    1

    文章

    127

    瀏覽量

    16514
收藏 人收藏

    評論

    相關(guān)推薦

    Xilinx zynq AXI總線全面解讀

    4 版本。 AXI總線 ZYNQ有三種AXI總線: (A)AXI4:(For high-performance memory-mapped
    的頭像 發(fā)表于 12-04 12:22 ?6828次閱讀
     Xilinx zynq <b class='flag-5'>AXI</b><b class='flag-5'>總線</b>全面解讀

    ARM+FPGA開發(fā):基于AXI總線的GPIO IP創(chuàng)建

    構(gòu)成的傳輸數(shù)據(jù)的通道, 一般由數(shù)據(jù)線、地址線、 控制線構(gòu)成。?Xilinx從6系列的 FPGA 開始對 AXI 總線提供支持, 此時 AXI 已經(jīng)發(fā)展到
    的頭像 發(fā)表于 12-25 14:07 ?5393次閱讀
    ARM+FPGA開發(fā):基于<b class='flag-5'>AXI</b><b class='flag-5'>總線</b>的GPIO IP創(chuàng)建

    使用AXI-Full接口的IP進(jìn)行DDR的讀寫測試

    狀態(tài)。然后使用PL部分消抖處理后的按鍵進(jìn)行啟動AXI總線工作,控制數(shù)據(jù)寫入。通過AXI互聯(lián)模塊連接到AXI_HP0端口,由PS端口進(jìn)行數(shù)據(jù)的讀取操作,并通過串口進(jìn)行
    的頭像 發(fā)表于 07-18 09:53 ?4781次閱讀
    使用<b class='flag-5'>AXI</b>-Full接口的IP進(jìn)行DDR的<b class='flag-5'>讀寫</b>測試

    玩轉(zhuǎn)Zynq連載37——[ex56] 基于Zynq的AXI HP總線讀寫實例

    HP總線。PL作為AXI HP主機(jī),可以通過這4條總線實現(xiàn)對內(nèi)存(DDR3)的讀寫訪問,這4條總線加總的極限帶寬,通常能夠超過DDR3的最
    發(fā)表于 11-26 09:47

    如何避免AXI_hp總線鎖死?

    `1、在開發(fā)zynq工程時遇到多個axi_hp總線讀寫ddr時,總線鎖死。現(xiàn)象就是axi_hp的wready信號一直為低。架構(gòu)圖: 2、應(yīng)用
    發(fā)表于 04-15 21:57

    請問microblaze如何通過串口讀寫FPGA內(nèi)部axi4總線上的寄存器?

    microblaze通過串口讀寫FPGA內(nèi)部axi4總線上的寄存器
    發(fā)表于 12-23 06:16

    AXI4協(xié)議的讀寫通道結(jié)構(gòu)

      AXI4協(xié)議基于猝發(fā)式傳輸機(jī)制。在地址通道上,每個交易有地址和控制信息,這些信息描述了需要傳輸?shù)臄?shù)據(jù)性質(zhì)。主從設(shè)備間的數(shù)據(jù)傳輸有兩種情況,一種是主設(shè)備經(jīng)過寫通道向從設(shè)備寫數(shù)據(jù)(簡稱寫交易
    發(fā)表于 01-08 16:58

    AXI總線的相關(guān)資料下載

    AXI總線學(xué)習(xí)AXI協(xié)議的主要特征主要結(jié)構(gòu)通道定義讀寫地址通道讀數(shù)據(jù)通道寫數(shù)據(jù)通道寫操作回應(yīng)信號
    發(fā)表于 02-09 07:17

    看看在SpinalHDL中AXI4總線互聯(lián)IP的設(shè)計

    。writeIssuingCapability:指明AXI4總線寫最大同時支持的指令個數(shù)。combinedIssuingCapability:其值應(yīng)不小于前兩者,用于在AXI4總線
    發(fā)表于 08-02 14:28

    AMBA AXI總線學(xué)習(xí)筆記

    AMBA AXI 總線學(xué)習(xí)筆記,非常詳細(xì)的AXI總線操作說明
    發(fā)表于 11-11 16:49 ?11次下載

    AXI 總線和引腳的介紹

    1、AXI 總線通道,總線和引腳的介紹 AXI接口具有五個獨立的通道: (1)寫地址通道(AW):write address channel
    發(fā)表于 01-05 08:13 ?1w次閱讀
    <b class='flag-5'>AXI</b> <b class='flag-5'>總線</b>和引腳的介紹

    AXI總線的概念及基本特點是什么

    AXI總線是一種多通道傳輸總線,將地址、讀數(shù)據(jù)、寫數(shù)據(jù)、握手信號在不同的通道中發(fā)送,不同的訪問之間順序可以打亂,用BUSID來表示各個訪問的歸屬。主設(shè)備在沒有得到返回數(shù)據(jù)的情況下可發(fā)出
    的頭像 發(fā)表于 12-19 10:02 ?5532次閱讀

    AXI總線學(xué)習(xí)(AXI3&4)

    AXI總線學(xué)習(xí)AXI協(xié)議的主要特征主要結(jié)構(gòu)通道定義讀寫地址通道讀數(shù)據(jù)通道寫數(shù)據(jù)通道寫操作回應(yīng)信號
    發(fā)表于 12-05 16:21 ?5次下載
    <b class='flag-5'>AXI</b><b class='flag-5'>總線</b>學(xué)習(xí)(<b class='flag-5'>AXI</b>3&4)

    基于AXI總線的DDR3讀寫測試

    本文開源一個FPGA項目:基于AXI總線的DDR3讀寫。之前的一篇文章介紹了DDR3簡單用戶接口的讀寫方式:《DDR3讀寫測試》,如果在某些
    的頭像 發(fā)表于 09-01 16:20 ?3813次閱讀
    基于<b class='flag-5'>AXI</b><b class='flag-5'>總線</b>的DDR3<b class='flag-5'>讀寫</b>測試

    FPGA通過AXI總線讀寫DDR3實現(xiàn)方式

    AXI總線由一些核心組成,包括AXI主處理器接口(AXI4)、AXI處理器到協(xié)處理器接口(AXI
    發(fā)表于 04-18 11:41 ?1023次閱讀