淺談阻抗匹配（五）—傳輸線端接的分類

** 引言：**

** 反射產生的主要原因有：過長的布線、未被匹配終結的傳輸線、過量的電容和電感等本質均為阻抗失配。為了消除阻抗失配所造成的信號反射，出現了端接。**

反射的出現是因為阻抗失配，端接的出現是為了消除反射。首先我們需要理解反射，為了幫助大家理解，我們以水流為例，線路上阻抗不一致，就像水管有粗有細，粗的水管阻力小，細的水管阻力大。既然反射的原因是阻抗粗細不一致，那么要么把細的水管擴寬，要么把粗的水管堵住一部分。

通常在實際電路中，驅動端阻抗比較小，一般13歐姆到30歐姆之間，對應水管是粗的部分，所以驅動端要加串阻。而接收端通常都是高阻，對應到水管是比較細，所以我們需要上下拉電阻。

即傳輸線的匹配端接通常采用兩種策略：

1）使負載阻抗與傳輸線阻抗匹配，即 并聯端接 。
2）使源端阻抗與傳輸線阻抗匹配，即 串聯端接 。

下圖給出常用源端及終端的V/I曲線，可近似計算其輸入輸出電阻。

在實際電路中，端接大致分為以下幾類：

1.源端串聯端接

串行端接是通過在盡量靠近源端的位置串行插入一個電阻RS（典型10Ω到35Ω）到傳輸線中來實現的，如下圖所示。串行端接是匹配信號源的阻抗，所插入的串行電阻阻值加上驅動源的輸出阻抗應大于等于傳輸線阻抗（輕微過阻尼）。

串行端接

這種策略通過使源端反射系數為零從而抑制從負載反射回來的信號 （抑制二次反射） 再從源端反射回負載端。

** 串行端接的優(yōu)點在于：每條線只需要一個端接電阻，無需與電源相連接， 消耗功率小 。當驅動高容性負載時可提供限流作用，這種限流作用可以幫助減小地彈噪聲。而且相對于其它的電阻類型終端匹配技術來說,串聯終端匹配技術中匹配電阻的功耗是最小**的,而且串聯終端匹配技術 不會給驅動器增加任何額外的直流負載 ,也不會在信號線與地之間引入額外的阻抗，很好的消除了 二次反射 。

** 串行端接的缺點**在于：對于這種類型的匹配技術，由于信號會在傳輸線、串聯匹配電阻 以及驅動器的阻抗之間實現信號電壓的分配，因而加在信號線上 的電壓實際只有一半的信號電壓（ 概述并不真的就是一半 ）。

當信號邏輯轉換時，由于RS的分壓作用，在源端會出現半波幅度的信號，這種半波幅度的信號沿傳輸線傳播至負載端，又從負載端反射回源端，持續(xù)時間為2TD（TD為信號源端到終端的傳輸延遲），這意味著沿傳輸線不能加入其它的信號輸入端，因為在上述2TD時間內會出現不正確的邏輯態(tài)（ 反射導致的碼間干擾 ）。并且由于在信號通路上加接了元件，增加了RC時間常數從而減緩了負載端信號的上升時間，因而不適合用于高頻信號通路（ 主要由加入的電阻決定 ）。

另外，采用這種匹配技術時, 很難將串聯匹配電阻調整到一個非常合適的值 . 因為許多驅動器都是非線性的,如TTL 器件,其輸出阻抗隨著器件邏輯狀態(tài)的變化而變化,所以串聯匹配電阻只能選擇一個適中的值. 而且由于許多的驅動器都是非線性的驅動器，驅動器的輸出阻抗隨著器件邏輯狀態(tài)的變化而變化， 從而導致串聯匹配電阻的合理選擇更加復雜。

所以，很難應用某一個簡單的設計公式為串聯匹配電阻來選擇一個最合適的值。 且不適合雙向傳輸 。

注：對于 短的傳輸線 ，當最小數字脈沖寬度長于傳輸線的時間延遲（TD）時，源終端是合乎要求的，因為它消除了驅動器電流部分并聯接地的要求。

對于 長的傳輸線 ，當數字脈沖寬度小于傳輸線延遲時間（TD）時，負載終端是較好的。因為負載端的反射將反射回源頭端，并干擾沿線傳播的信號，反射必須在負載端消除。

** 匹配電阻選擇原則：** 匹配電阻值與驅動器的輸出阻抗之和等于傳輸線的特征阻抗。常見的CMOS和TTL驅動器，其輸出阻抗會隨信號的電平大小變化而變化。匹配電阻盡可能 靠近驅動端 ，當雙向傳輸時，靠近信號主動元件附近（如內存條和CPU，靠近CPU）。

2.并聯端接/終端匹配

（1）簡單的并行端接

簡單的并行端接

這種端接方式是簡單地在負載端加入一下拉到地的電阻R S （R S ＝Z0）來實現匹配( 分流) 。采用此端接的條件是驅動端必須能夠提供輸出高電平時的驅動電流以保證通過端接電阻的高電平電壓滿足門限電壓要求。

在輸出為高電平狀態(tài)時，這種 并行端接電路消耗的電流過大 ，對于50Ω的端接負載，維持TTL高電平消耗電流高達48mA，因此一般器件很難可靠地支持這種端接電路。

優(yōu)點： 并行端接提供了一種簡單的設計方法。它是一種最簡單的終接方案。在大多數情況下，這種方法只需要一個附加的元件。如果傳輸線的兩端都需要端接就需要兩個電阻。

缺點： 并行端接浪費了 電阻的直流功耗 。這種方法無論在高電平還是低電平，都需要驅動端具有穩(wěn)定的直流，這樣就增加了 驅動端的直流負載 。

當采用并行端接時，必須注意到，對于TTL級，線阻抗小于100歐姆時采用這種端接方案，要求直流輸出為24mA((VOH(MIN)=2.4V)。因此，對于電池驅動系統(tǒng)，不推薦采用并行端接方案。

另外，端接電阻要消耗多達0.25瓦的功率（50mA的電流通過100歐姆的電阻），這對于僅消耗幾毫瓦的功率的CMOS系統(tǒng)來說是不合適的。

功耗的大小依賴于占空比：對于低占空比，連接電阻到地使得有最低的功耗，對于高占空比，連接電阻到VCC使得有最低的功耗。還有一點就是，大的下拉電阻可能會使 下降沿比上升沿快 ，這會導致占空比內信號的失真。

（2）主動并行端接

主動并行端接

在此端接策略中，端接電阻RT（RT＝Z0）將負載端信號拉至一偏移電壓VBIAS，如上圖所示。VBIAS的選擇依據是使輸出驅動源能夠對高低電平信號有汲取電流能力 （補流） 。
這種端接方式需要一個具有吸、灌電流能力的獨立的電壓源來滿足輸出電壓的跳變速度的要求。

在此端接方案中，如偏移電壓VBIAS為正電壓，輸入為邏輯低電平時有DC直流功率損耗，如偏移電壓VBIAS為負電壓，則輸入為邏輯高電平時有直流功率損耗。

優(yōu)點：增加TX的驅動能力，加強驅動源對接收信號的補充。

缺點：浪費了電阻的直流功耗，當傳輸線的一端接容性負載時，端接時，上升沿斜率會變化。當未端接時，在時間常數內，電壓是激勵信號幅值的2倍。當增加并行端接時，上升的時間會更快。

常見應用：以高速信號應用較多。

（1）DDR、DDR2等SSTL驅動器。采用單電阻形式，并聯到VTT（一般為IOVDD的一半）。其中DDR2數據信號的并聯匹配電阻是內置在芯片中的。

（2）TMDS等高速串行數據接口。采用單電阻形式，在接收設備端并聯到IOVDD，單端阻抗為50歐姆（差分對間為100歐姆）。

匹配電阻選擇原則：在芯片的輸入阻抗很高的情況下，對單電阻形式來說，負載端的并聯電阻值必須與傳輸線的特征阻抗相近或相等；對雙電阻形式來說，每個并聯電阻值為傳輸線特征阻抗的兩倍。