講一講LOD效應(yīng)

LOD效應(yīng)也是DSM效應(yīng)的其中一種。DSM Effect即Deep Sub-Micron Effect，包括WPE、LOD、OSE、Hot carrier effects等等，本篇介紹LOD effect，和WPE一樣，是大家經(jīng)常討論的effects。

大家知道，用于隔離器件的幾種方法：整面全區(qū)氧化、LOCOS、STI。

整面全區(qū)氧化隔離在最早期使用，工藝簡(jiǎn)單，但是效率不高，占用很大面積，現(xiàn)在先進(jìn)工藝不再使用。

后來出現(xiàn)了LOCOS隔離，局部氧化，優(yōu)于整面全區(qū)氧化，但是有鳥嘴。

先進(jìn)工藝現(xiàn)在多用STI淺槽隔離，工藝相對(duì)復(fù)雜，但是隔離效果好，占用面積小。

LOCOS是做的濕法氧化，STI是用的CVD工藝，CVD化學(xué)氣相沉積沉積速率高，說白了就是挖出溝槽這個(gè)動(dòng)作會(huì)對(duì)兩側(cè)的器件產(chǎn)生機(jī)械壓力，因此STI會(huì)產(chǎn)生應(yīng)力。

這個(gè)應(yīng)力會(huì)使得STI兩側(cè)的器件特性受到影響，具體什么影響呢？這里就涉及到了LOD和OSE效應(yīng)了。

LOD效應(yīng)：由于STI到多晶硅柵poly的距離也就是器件有源區(qū)長(zhǎng)度的不同，應(yīng)力對(duì)器件的影響也不同，因此叫做擴(kuò)散區(qū)長(zhǎng)度效應(yīng)，如下圖，有源區(qū)OD的長(zhǎng)度越大，STI對(duì)器件的應(yīng)力影響越小。因此，如果想要2個(gè)MOS匹配，那么他們到STI的距離應(yīng)該是一樣的或者距離大到可以忽略不計(jì)LOD效應(yīng)。

OSE效應(yīng)：OD Space Effect，是由于STI本身的寬度不同引起的對(duì)兩側(cè)器件的應(yīng)力不同。這個(gè)效應(yīng)在數(shù)字IC研究居多，模擬IC主要研究LOD效應(yīng)。

LOD效應(yīng)和WPE效應(yīng)一樣，直接影響MOS管的閾值電壓等參數(shù)，因此如果電路對(duì)閾值電壓比較敏感，那么在layout中一定要把LOD效應(yīng)考慮在內(nèi)，不然layout畫完再做優(yōu)化就很費(fèi)事，導(dǎo)致芯片設(shè)計(jì)周期變長(zhǎng)。

LOD效應(yīng)對(duì)MOS性能影響的大小，與有源區(qū)OD的長(zhǎng)度有關(guān)，如下圖，綠色代表poly，藍(lán)色代表OD有源區(qū)，以左側(cè)poly為MOS管為例，SA代表源極OD長(zhǎng)度，SB代表漏極OD長(zhǎng)度（可互換），對(duì)于單個(gè)MOS來說，源漏極OD長(zhǎng)度不是必須相等的。

下圖中，兩個(gè)MOS的W都是2um，L都是0.5um，但由于左邊管子MOS A的源漏的長(zhǎng)度是SA=SB=1.5um，右邊管子MOS B的源漏的長(zhǎng)度是SA=SB=1um，那么相同尺寸的管子，由于OD長(zhǎng)度不相等，所以流過的電流大小并不完全相等。

因此，如果想要MOS A和B做到完全匹配，那么A和B的OD長(zhǎng)度應(yīng)該做到相等才可以，即SA_A=SA_B，SB_A=SB_B。

在具體的模擬IC電路中，如何考量LOD效應(yīng)呢，接下來以一個(gè)簡(jiǎn)單的mirror電路為例講解一下，以下部分筆記參考bubuchen的筆記。

以下電流鏡電路，Ii是輸入電流，Io是輸出電流，拿到這個(gè)電路，我們第一目的是想要Ii完全等于Io，或者有整數(shù)倍的關(guān)系。

假如，我們想要Io=Ii，即M1和M2的尺寸要相等。以一個(gè)finger為例，M1和M2分開放置，不共用源漏，如下圖。在layout中，我們要保證SA1=SA2,SB1=SB2,不用保證SA=SB，那么LOD效應(yīng)對(duì)MOS 1和MOS 2的影響是一樣的，因此M1和M2就可以做到匹配了，Io=Ii就不會(huì)因?yàn)長(zhǎng)OD造成誤差。

如果fingger=2會(huì)是什么情況呢？如下圖，M1和M2的finger都是2，且不共用源漏，分開放置，為了使得M1和M2匹配且不受LOD影響，那么我們?cè)诎鎴D中應(yīng)該做到SA11=SA21，SB11=SB21，SA12=SA22，SB12=SB22，那么LOD對(duì)M1和M2的影響是一樣的，因此M1和M2就可以做到匹配了，Io=Ii就不會(huì)因?yàn)長(zhǎng)OD造成誤差。

所以當(dāng)我們要設(shè)計(jì)Io=Ii時(shí)，，不論是Single Finger或是Multi Fingers，我們主要保證MOS 1和MOS 2的Layout一模一樣即可避免LOD Effect所造成的Mismatch，即使MOS 1和MOS 2畫在同一塊OD也是如此。

如果我們想要做到Io=4Ii，且是多個(gè)finger的情況，在畫版圖的時(shí)候，為了節(jié)省面積，在電路圖源漏有短接的，在版圖中也會(huì)源漏共用。在這個(gè)電流鏡電路中，M1和M2的源端是短接的，因此在版圖中也是共用源端。

假設(shè)工藝要求中OD長(zhǎng)度大于5um以上即可忽略LOD效應(yīng)，那么如下圖，M1的finger是2，M2的finger是8，這樣做到了1：4的比例，且所有的finger的poly到STI的距離（即所有的OD長(zhǎng)度）均大于5um，可以忽略LOD效應(yīng)。

實(shí)際畫版圖時(shí)，管子兩側(cè)會(huì)放置dummy，這樣要保證了OD的長(zhǎng)度夠長(zhǎng)，且做到很好的匹配。

有同學(xué)會(huì)問了，兩側(cè)做到5um以上會(huì)不會(huì)太浪費(fèi)面積，為什么1：4的比例不做成1：4而是2：8呢？能否做1：4呢？接下來分析這個(gè)問題。

如果做成2：8的比例，即使兩側(cè)OD長(zhǎng)度不大于5um，那么在兩側(cè)放上dummy，其實(shí)這時(shí)候LOD效應(yīng)已經(jīng)很小了，這種放置dummy的方法，如果采用1：4的比例，即M1的finger是1，M2的finger是4，那么版圖中會(huì)是以下的樣子，S代表M1和M2的源端，D1代表M1的漏端，D2代表M2的漏端。即使兩側(cè)放了dummy，LOD效應(yīng)在M1和M2的影響也是不一樣的，因此不是完美的1：4的比例了。