靜態(tài)時(shí)序分析基礎(chǔ)知識

建立時(shí)間，保持時(shí)間

為了確保寄存器在時(shí)鐘沿穩(wěn)定采集數(shù)據(jù)，那么必須要滿足寄存器的建立，保持時(shí)間要求。 建立時(shí)間要求：在寄存器有效時(shí)鐘沿之前至少Tsetup時(shí)間，數(shù)據(jù)必須到達(dá)且穩(wěn)定。如下圖所示。

保持時(shí)間要求：在數(shù)據(jù)采集有效時(shí)鐘沿之后，數(shù)據(jù)必須維持最短Thold時(shí)間不變。如下圖所示。

建立時(shí)間裕量計(jì)算

同步時(shí)序電路如下圖所示。這里對后面一個(gè)寄存器進(jìn)行建立時(shí)間裕量分析。

其中寄存器的輸出延時(shí)為Tcq，即時(shí)鐘有效沿之后延時(shí)Tcq時(shí)間，數(shù)據(jù)才到達(dá)寄存器Q端。第一個(gè)寄存器有效時(shí)鐘沿之后Tcq時(shí)間，數(shù)據(jù)才到達(dá)Q1端，如下圖所示。 再經(jīng)過組合邏輯運(yùn)算，得到數(shù)據(jù)C1，其中組合邏輯的延時(shí)為Tlogic。時(shí)序如下圖。

從這里可以看到，如果clk2和clk1之間沒有延時(shí)。那么對于后面的寄存器而言，數(shù)據(jù)提前于采樣時(shí)鐘沿之前Tcycle-（Tcq+Tlogic）時(shí)間到來，且穩(wěn)定。其中Tcycle為時(shí)鐘周期。

由于寄存器要求的建立時(shí)間為Tsetup，故電路必須滿足 Tcycle -（Tcq+Tlogic）- Tsetup>0 。建立時(shí)間裕量 Tset_slack = Tcycle -（Tcq+Tlogic）- Tsetup

如果clk1與clk2之間存在skew，如下圖所示，如正skew。得建立時(shí)間裕量為

Tset_slack =Tcycle -（Tcq+Tlogic）- Tsetup + Tskew

這是對建立時(shí)間有益的。

保持時(shí)間裕量計(jì)算

在時(shí)鐘沒有skew的情況下。在后一個(gè)寄存器有效采樣時(shí)鐘沿之后，同時(shí)新的C1只有經(jīng)過Tcq+Tlogic之后才會(huì)到達(dá)。故要滿足保持時(shí)間要求，只需要滿足Tcq+Tlogic>Thold。保持時(shí)間裕量Thold_slack = Tcq+Tlogic-Thold

如果clk1與clk2之間存在skew。如下圖所示（正skew）。

可以看到，C1_NEW在clk2時(shí)鐘沿后，Tlogic+Tcq-Tskew就改變了。此時(shí)保持時(shí)間裕量Thold_slack = Tcq+Tlogic-Thold - Tskew ?？梢钥吹剑齭kew對保持時(shí)間是無益的。

總結(jié)

可以看到，必須滿足建立時(shí)間要求和保持時(shí)間要求，即滿足如下關(guān)系式。 Tset_slack =Tcycle -（Tcq+Tlogic）- Tsetup +Tskew>0 Thold_slack =Tcq+Tlogic-Thold - Tskew > 0 從中可以看出，建立時(shí)間與保持時(shí)間要求是一對矛盾的關(guān)系，在設(shè)計(jì)電路時(shí)，我們要折中考慮。

審核編輯：湯梓紅