MOSFET的結(jié)構(gòu)和工作原理

關(guān)鍵觀點

MOSFET是今天模擬集成電路的關(guān)鍵組件。

MOSFET由門(G)、漏極(D)、源極(S)和體(B)組成，有截止區(qū)、線性區(qū)和飽和區(qū)。

MOSFET非常靈活，可用作電壓控制開關(guān)、電阻器或放大器。

本文摘要

本文介紹了MOSFET的物理實現(xiàn)和操作理論。MOSFET由NMOS和PMOS構(gòu)成，有截止區(qū)、線性區(qū)和飽和區(qū)。圖示了NMOS和PMOS的物理結(jié)構(gòu)，以及針對不同驅(qū)動電壓的電流-電壓曲線。還討論了飽和區(qū)的細節(jié)，展示了NMOS和PMOS的漏極電流與漏極-源極電壓之間的關(guān)系。

晶體管是將輸入電壓轉(zhuǎn)換為輸出電流（或反之亦然）的器件，使模擬集成電路 (IC) 設(shè)計成為可能。如今，模擬 IC 主要使用金屬氧化物半導(dǎo)體場效應(yīng)晶體管，即 MOS 晶體管或 MOSFET。在本文中，我們將介紹 MOSFET 的物理實現(xiàn)及其工作原理。

MOSFET結(jié)構(gòu)

MOS 晶體管是一種四端器件，由柵極 (G)、漏極 (D)、源極 (S) 和體 (B) 組成。圖 1 顯示了兩種類型的 MOS 晶體管：N 溝道 MOSFET (NMOS) 和 P 溝道 MOSFET (PMOS)。一般來說，這兩種通道類型的行為是相反的。

圖 1.NMOS 和 PMOS 原理圖符號。圖片由尼古拉斯·圣約翰提供

輸入電壓連接至柵極端子。電壓電平?jīng)Q定漏極電流，即從漏極流向源極端子的電流。在NMOS晶體管中，漏極的電壓通常高于源極的電壓；PMOS 的情況正好相反。

最后，我們有體端子，它連接到晶體管所在的基板。NMOS 晶體管的體端子連接到電路中盡可能低的電壓（單電源系統(tǒng)中的接地），而 PMOS 體端子連接到最高電壓電平（電路的 VDD）。

在數(shù)字電路中，源極和體端子通常連接在一起。因此，您可能會看到示意圖將 MOSFET 顯示為僅具有柵極、源極和漏極的三端器件。

圖 2 比較了左側(cè) NMOS 晶體管與右側(cè) PMOS 晶體管的基本物理結(jié)構(gòu)。兩個晶體管均構(gòu)建在輕摻雜 P 的硅襯底之上。這對于集成電路內(nèi)的任何晶體管都是如此。

圖 2.NMOS 和 PMOS 晶體管的物理結(jié)構(gòu)。圖片由UT 達拉斯分校提供

絕緣體（通常是二氧化硅）放置在硅襯底的頂部，并且由多晶硅或金屬制成的柵極端子放置在絕緣體的頂部。這是為了防止從柵極端子到源極、漏極和/或體端子的泄漏。

對于 NMOS，源極端子和漏極端子是通過在襯底內(nèi)創(chuàng)建高 N 摻雜區(qū)域來實現(xiàn)的。請注意，源極端子和漏極端子之間沒有物理差異，因此它們可以互換。這將我們帶到了身體終端。為了提供良好的電連接，它被重摻雜，極性與基板相同。

PMOS器件具有與NMOS相同的結(jié)構(gòu)，但摻雜極性相反。PMOS 主體是整個 P 型襯底內(nèi)的輕 N 摻雜區(qū)域，形成所謂的 N 阱。

晶體管的寬度 (W) 和長度 (L) 會影響其其他特性。這在二維圖中很難看到，因此我添加了一個顯示三維視圖的圖（圖 3）。

圖 3.三維 NMOS 晶體管結(jié)構(gòu)。圖片由尼古拉斯·圣約翰提供

MOSFET 工作區(qū)域

現(xiàn)在我們已經(jīng)研究了 MOSFET 的基本結(jié)構(gòu)，接下來讓我們深入了解其工作原理。

截止區(qū)域

MOSFET 的電氣行為由其四個端子中每個端子的電壓電平?jīng)Q定。對于圖 4 中的 NMOS，柵極和漏極端子連接到獨立的電壓源。源極和主體接地。

圖 4.施加電壓源的 NMOS 晶體管。圖片由尼古拉斯·圣約翰提供

由于 NMOS 是 N 溝道器件，因此只有在源極和漏極之間形成電子溝道（因此為負摻雜）時，它才會傳導(dǎo)電流。當(dāng)柵極處于 0 V 時，源極和漏極之間沒有溝道，因此沒有電流流動。這稱為截止區(qū)域。

隨著柵極電壓 (VGS) 增加，電子被吸引到柵極下方的區(qū)域。最終，柵極電壓變得足夠正以形成溝道，并且電流開始從漏極傳導(dǎo)到源極。發(fā)生這種情況的電壓稱為閾值電壓(Vth)。圖 5 顯示了漏極電流開始增加的閾值，以及隨后的指數(shù)I-V曲線。

圖 5.圖 3 中 NMOS 的漏極電流（y 軸）與柵極電壓（x 軸）。圖片由 Nicholas St. John 提供

VGS必須大于Vth晶體管才能傳導(dǎo)電流。當(dāng)VGS小于Vth時，晶體管處于截止?fàn)顟B(tài)。

PMOS 晶體管的工作方式相同，只是源極和體與最大電源電壓相關(guān)（圖 6）。

圖 6.施加電壓源的 PMOS。圖片由尼古拉斯·圣約翰提供

PMOS晶體管的閾值電壓為負。這意味著在晶體管開始導(dǎo)通之前，柵極電壓必須比源極電壓至少低閾值電壓。圖 7 繪制了圖 6 中 PMOS 的柵極電壓和漏極電流。

圖 7.PMOS 晶體管的漏極電流（y 軸）與柵極電壓（x 軸）。圖片由尼古拉斯·圣約翰提供

正如我們所看到的，當(dāng) | 時，PMOS 傳導(dǎo)更多電流。VGS|變得大于 |Vth|。

線性區(qū)域

現(xiàn)在我們已經(jīng)介紹了VGS，是時候看看漏源電壓 (VDS) 如何影響晶體管的電氣行為。

假設(shè)我們正在研究一個 NMOS，其中VGS>Vth，這意味著漏極和源極之間有一個電子通道。如果VDS大于0，電流開始流動。漏極電流將與VDS成比例增加，并且晶體管工作在線性區(qū)。該區(qū)域的其他常見名稱包括三極管、歐姆和有源。

我們可以通過以下公式計算 NMOS 晶體管的漏極電流 (ID )：

等式 1。

在哪里：

μ 是襯底內(nèi)少數(shù)載流子的遷移率

Cox是柵極氧化物的氧化物電容

W/L是晶體管的寬長比。

對于 PMOS，方程幾乎相同，但參考電壓被翻轉(zhuǎn)，μ 現(xiàn)在指的是空穴而不是電子：

等式2。

上述兩個方程均取自 Jacob Baker 博士的《CMOS 電路設(shè)計、布局和仿真》。

飽和區(qū)

如果漏極電壓繼續(xù)增加，最終會達到漏極端子開始夾斷的點，如圖 8 所示。當(dāng)發(fā)生這種情況時，漏極電流將不再像以前那樣快速增加 — 事實上，失去與VDS的所有連接。此時晶體管進入飽和區(qū)，模擬 IC 中的 MOSFET 通常在此工作。

圖 8.晶體管中的夾斷。圖片由All About Circuits提供

當(dāng) (V_{DS}~=~V_{GS}~-~V_{th}) 時發(fā)生夾斷。該值稱為過驅(qū)動電壓( V ov )。

該值被稱為voltage(Vov).

理論上，處于飽和狀態(tài)的晶體管具有無窮大的阻抗，使其成為出色的電流源。它還具有高電壓電流增益或跨導(dǎo)。

飽和狀態(tài)下的漏極電流可以使用平方律方程求得：

等式 3。

從這個方程我們可以看出，一旦晶體管進入飽和狀態(tài)，漏極電流就與漏極電壓無關(guān)。只需調(diào)整VGS和晶體管尺寸即可減少變化并簡化設(shè)計。在現(xiàn)實世界中，晶體管的非理想性意味著漏極電壓仍然對漏極電流有一些影響。

圖 9 顯示了NMOS 和 PMOS 晶體管的晶體管漏極電流與VDS（或VSD ）的關(guān)系。轉(zhuǎn)入飽和區(qū)的時間約為 1.5 V。請注意，此時漏極電流曲線的斜率均為零。

圖 9.NMOS 和 PMOS 晶體管的漏極電流與VDS的關(guān)系。（寬/長）= 10 微米/2 微米。圖片由尼古拉斯·圣約翰提供

即使過驅(qū)動電壓和晶體管尺寸相同，NMOS 晶體管電流也比 PMOS 大得多。這是因為硅中空穴的遷移率比電子的遷移率慢得多——前者為450 cm2/V·s，而后者為約 1300 cm2 /V·s。結(jié)果是 PMOS 漏極電流低得多。因此，許多互補 MOSFET (CMOS) 設(shè)計使用寬長比比 NMOS 晶體管大兩到三倍的 PMOS 晶體管。

審核編輯：湯梓紅