D觸發(fā)器變體來了，速看！

什么是DRE觸發(fā)器？

FF_DRE是一個(gè)具有異步設(shè)置（SET)和重置(RST)輸入的邊緣觸發(fā)的D觸發(fā)器（D Flip-Flop）

在任意時(shí)刻，當(dāng)SET或RST為TRUE時(shí)會(huì)忽略CLK信號(hào)而設(shè)置或重置Q信號(hào)，RST比SET具有優(yōu)先權(quán)，即RST和SET同為TRUE時(shí)，Q被重置為0。

時(shí)間圖如下：

特征表如下：

其中： CLK：時(shí)鐘， RST：重置， SET: 設(shè)置 , D：輸入 , Q：輸出

• 假設(shè)最初 輸入都為0，輸出 Q = 0；
• 在t1處，RST=SET=0，D=1 ，輸出Q=1；
• 在t2處，RST=SET=0，D=1 ，輸出Q=1；
• 在t3處，RST=SET=0，D=0 ，輸出Q=0；
• 在t4處，RST=SET=0，D=1 ，輸出Q=1；
• 在t5處，RST=1 ，盡管D=1，但輸出Q=0；
• 在t6處，RST=0，SET=1，輸出Q=1；
• 在t7處，RST=SET=1，RST具有優(yōu)先權(quán)，輸出Q=0；
• 在t8處，RST=1，盡管CLK上升沿，但輸出Q=0；

源代碼如下：

FUNCTION_BLOCK "FF_DRE"
TITLE = 'FF_DRE'
{ S7_Optimized_Access := 'TRUE' }
VERSION : 0.1
   VAR_INPUT 
      SET : Bool;
      D : Bool;
      CLK : Bool;
      RST : Bool;
   END_VAR


   VAR_OUTPUT 
      Q : Bool;
   END_VAR


   VAR 
      edge : Bool;
   END_VAR


BEGIN


IF #RST OR #SET THEN
  #Q := NOT #RST;
ELSIF #CLK AND NOT #edge THEN
  #Q := #D;
END_IF;
#edge := #CLK;


END_FUNCTION_BLOCK