ESD靜電的原理與整改建議？

ESD靜電的原理與整改建議？|深圳比創(chuàng)達電子EMC

ESD抗擾度測試實質

從ESD測試配置可以看出，在進行ESD測試時，需要將靜電槍的接地線接至參考接地板(參考接地板接安全地)，EUT放置于參考接地板之上(通過臺面或0.1m高的支架)，靜電放電槍頭指向EUT中各種可能會被手觸摸到的部位或水平耦合板和垂直耦合板，就決定了ESD測試時一種以共模為主的抗擾度測試，因為ESD最終總要流向參考接地板。

ESD干擾原理也可以從兩方面來講。首先，當靜電放電現(xiàn)象發(fā)生在EUT中被測部位時，伴隨著ESD放電電流也將產生，分析這些ESD放電電流波形的上升沿時間會在1ns以下，這意味著ESD是一種高頻現(xiàn)象。ESD 電流路徑與大小不但由EUT內部實際連接關系(這部分連接主要在電路原理圖中體現(xiàn))決定，而且還會受這種分布參數(shù)的影響。

一、靜電放電可能產生的損壞和故障

1、穿透元器件內部薄的絕緣層，損毀MOSFET和CMOS的元器件柵極；

2、CMOS器件中的觸發(fā)器鎖死；

3、短路反偏的PN結；

4、短路正向偏置的PN結；

5、熔化有源器件內部的焊接線或鋁線。

二、防護建議

1、PCB周圍的做一圈環(huán)地作為電源地(如下圖所示)，其它走線在內側。

2、數(shù)字地和電源地進行隔離處理(加10nF電容)。

3、地盡量完整，如果條件允許的話，主芯片的地盡量不要分割，接地導體的電連續(xù)性設計對提高系統(tǒng)的抗ESD能力極為重要。

4、對于PCB上的金屬體，一定要直接或間接地接到地平面上，不要懸空。另外，對于較敏感的電路或芯片，在布局時盡量遠離ESD放電點。

5、針對比較敏感的電路或芯片，在信號線上加瞬態(tài)抑制保護器件進行保護，可以先預留保護器件的位置。

（1）USB口(兩根信號線和一根電源線一根地線)

防護方案：

封裝SOT-143，電壓5V；

（2）DC 5V電源口正對地加雙向保護器件(電壓6V，封裝SOD-214AA，功率720W)；

（3）復位芯片：復位信號對地加超低容值ESD(電壓5V，容值小于1pF，封裝0402)，上拉3.3V對地加低容值ESD(電壓5V，容值10pF，封裝0402)；

（4）Flash芯片：1、2、3、5、6、7腳對地加超低容值ESD(電壓5V，容值小于1pF，封裝0402)，8腳(電源腳)對地加低容值ESD(電壓5V，容值10pF，封裝0402)；

（5）觸摸IC：9、10、17、18腳對地加超低容值ESD(電壓5V，容值小于1pF，封裝0402)；

（6）旋鈕：信號口對地加低容值ESD(電壓5V，容值10pF，封裝0402)；

（7）顯示部分：信號口對地留ESD位置(電壓5V，容值10pF，封裝0402)；

（8）溫度采集IC：信號口對地加超低容值ESD(電壓5V，容值小于1pF，封裝0402)。

綜上所述，相信通過本文的描述，各位對ESD靜電的原理與整改建議都有一定了解了吧，有疑問和有不懂的想了解可以隨時咨詢深圳比創(chuàng)達這邊。今天就先說到這，下次給各位講解些別的內容，咱們下回見啦！也可以關注我司wx公眾平臺：深圳比創(chuàng)達EMC！

以上就是深圳市比創(chuàng)達電子科技有限公司小編給您們介紹的ESD靜電的原理與整改建議的內容，希望大家看后有所幫助！

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審核編輯 黃宇