先進(jìn)封裝技術(shù)在三維閃存中的應(yīng)用

近年來，隨著人工智能、物聯(lián)網(wǎng)和 5G 等技術(shù)的蓬勃發(fā)展和應(yīng)用，市場(chǎng)對(duì)數(shù)據(jù)處理以及存儲(chǔ)的需求逐漸增大。根據(jù) IDC 預(yù)測(cè)，全球數(shù)據(jù)圈每年被創(chuàng)建、采集或復(fù)制的數(shù)據(jù)量，由 2018 年的 32 ZB 到 2025年將增至 175 ZB。半導(dǎo)體存儲(chǔ)具有存取速度快、功耗低、體積小、可靠性高等優(yōu)勢(shì)，廣泛應(yīng)用在電子設(shè)備中，并且正逐步取代機(jī)械硬盤成為主流存儲(chǔ)器。其中閃存不同于 DRAM，因其具有斷電數(shù)據(jù)不丟失的優(yōu)點(diǎn)，多用于“數(shù)據(jù)倉(cāng)庫(kù)”來使用。其技術(shù)的發(fā)展也是朝著不斷增大單位面積存儲(chǔ)容量的方向發(fā)展，由二維到三維，再到不斷地增加堆棧層數(shù)，當(dāng)前業(yè)界已經(jīng)推出 200 層以上堆棧的產(chǎn)品，未來還會(huì)向 1000 層發(fā)展。

閃存因其采用電荷隧穿的方式實(shí)現(xiàn)存儲(chǔ)功能，相比 DRAM 的電容方式，存儲(chǔ)速度上大打折扣，封裝方式上也以傳統(tǒng)的封裝形式為主，目前市面上采用先進(jìn)封裝工藝來實(shí)現(xiàn)其存儲(chǔ)功能的產(chǎn)品非常少。隨著數(shù)據(jù)時(shí)代的發(fā)展，各領(lǐng)域 AI 應(yīng)用對(duì)數(shù)據(jù)傳輸及處理的多樣性需求逐步增多，同時(shí)伴隨摩爾定律的放緩和各類先進(jìn)封裝技術(shù)的涌現(xiàn)，持續(xù)探索新的封裝形式，將處理器、DRAM、閃存采用新的形式結(jié)合起來，提升總體運(yùn)算能力，將會(huì)影響未來三維閃存封裝發(fā)展方向。

三維閃存及當(dāng)前主要封裝形式簡(jiǎn)介

東芝公司于 1989 年開發(fā)了 NAND Flash 的結(jié)構(gòu),主要目的是降低每比特的成本,獲得高性能,并且可以通過接口輕松升級(jí)。最初 2D 結(jié)構(gòu)的存儲(chǔ)單元僅僅是布置在平面中，因此想要提高單位存儲(chǔ)密度,唯一方法就是微縮晶體管,不斷減小制程工藝的節(jié)點(diǎn)。但是對(duì)于 NAND Flash 器件,減小晶體管會(huì)帶來電荷存儲(chǔ)空間不足、電荷串?dāng)_等問題。在不增大芯片面積的情況下，為了提高存儲(chǔ)密度,NAND Flash廠商紛紛推出 3D 堆疊技術(shù)，將存儲(chǔ)單元沿垂直方向進(jìn)行堆疊,從而提高單位面積的存儲(chǔ)量，如下示意圖 1所示。目前,NAND Fash 的主要代表公司有三星、鎧俠、西數(shù)、海力士、美光,英特爾和國(guó)內(nèi)的長(zhǎng)江存儲(chǔ)等。

2D 結(jié)構(gòu)和 3D 結(jié)構(gòu)的 NAND 示意圖（圖片來源于網(wǎng)絡(luò)）

從封裝角度來看，BGA 形式是實(shí)現(xiàn)大容量存儲(chǔ)的主要方案，且主要有 3 種，即封裝體內(nèi)只含有NAND 芯片的 Raw NAND，增加控制芯片的 ManagedNAND （eMMC/UFS/NVMe），和增加主控芯片以及LPDDR 芯片的 eMCP，如圖 2 所示。內(nèi)部實(shí)現(xiàn)電連接主要采用 Wire Bonding 形式，對(duì)部分高端 ManagedNAND 產(chǎn)品中的控制芯片會(huì)采用 Flip Chip 形式（圖示為 Flip Chip）。

由于 3D NAND 產(chǎn)品目前主要應(yīng)用在存儲(chǔ)卡、閃存盤和固態(tài)硬盤等，以 Wire Bonding 為主的傳統(tǒng)封裝方案可以滿足對(duì)高密度數(shù)據(jù)存儲(chǔ)的需求。未來，隨著物聯(lián)網(wǎng)（IoT）、人工智能、自動(dòng)駕駛和其他數(shù)據(jù)密集型應(yīng)用的不斷發(fā)展，對(duì)數(shù)據(jù)的存儲(chǔ)和讀寫速度的要求將變得更具挑戰(zhàn)性，因此有必要思考更多封裝形式及技術(shù)，來解決相應(yīng)的需求。

先進(jìn)封裝技術(shù)及其在三維閃存中的可能應(yīng)用

隨著半導(dǎo)體行業(yè)進(jìn)入后摩爾時(shí)代，在成本和性能要求的綜合驅(qū)動(dòng)下，涌現(xiàn)出各種先進(jìn)封裝形式，并已成為行業(yè)未來發(fā)展的趨勢(shì)之一。當(dāng)前主要的先進(jìn)封裝形式有 SiP (System in a Package) Fan in/out、2.5D/3D、Chiplet 等，相關(guān)的技術(shù)有凸塊(Bumping)、RDL( Redistribution Layer),TSV(Through Silicon Via )等技術(shù)。此類封裝技術(shù)的特點(diǎn)是:封裝內(nèi)部連接擺脫傳統(tǒng)的焊線方式.基板被部分或全部取代使用凸塊及直接鍵合等方式實(shí)現(xiàn)連接,從而在提高集成度、降低封裝尺寸的同時(shí),縮短電流傳導(dǎo)路徑、減少能耗、降低成本,滿足性能需求。

Bumping & RDL

Bumping 和 RDL(Redistribution Layer)的工藝在流程上大體一致,都包含噴涂、曝光、顯影、濺射、電鍍和刻蝕等主要的工藝過程,Bumping 工藝最后流程需要經(jīng)過回流焊形成凸塊，實(shí)現(xiàn)與外界的電性能連接，而 RDL 的最外層線路也需要 Bumping 工藝實(shí)現(xiàn)內(nèi)外的線路的導(dǎo)通。

RDL 也稱重新布線層，由金屬層和介質(zhì)層組成，其工藝是在載體或者晶圓的表面沉積金屬層和相應(yīng)保護(hù)的介質(zhì)層形成金屬布線，對(duì) IO 的端口進(jìn)行重新布局，可以根據(jù)產(chǎn)品的需求相應(yīng)地增加端口的數(shù)量及布局的位置，形成面排布的過程。目前RDL 技術(shù)主要應(yīng)用在晶圓級(jí)封裝、2.5D/3D 和 Chiplet封裝等，不僅完美地解決了高密度集成芯片的 I/O間距受限的問題同時(shí)也利用 RDL 取代基板實(shí)現(xiàn)芯片與外界的電性連接,以此降低封裝體的體積。

TSV

TSV（Through Silicon Via）技術(shù)是一種穿透硅的通孔技術(shù)，簡(jiǎn)稱硅通孔技術(shù)。該技術(shù)利用硅通孔結(jié)構(gòu)，使芯片與芯片之間、芯片與基板之間實(shí)現(xiàn)垂直連接，從而有效縮短傳導(dǎo)線路，降低功耗，提高芯片的運(yùn)行速度。應(yīng)用在存儲(chǔ)芯片時(shí)，可以通過增加芯片堆疊數(shù)量，實(shí)現(xiàn)高帶寬、大容量存儲(chǔ)；其次，還可以實(shí)現(xiàn)不同功能芯片之間的互連，使單個(gè)封裝體具有更多的功能。TSV 工藝主要包括通孔刻蝕、通孔薄膜淀積（絕緣層、阻擋層、種子層的沉積）、通孔填充、化學(xué)機(jī)械拋光（CMP）、晶圓減薄和 RDL 與微凸點(diǎn)制作等關(guān)鍵技術(shù)。

RDL/Bumping，TSV 在三維閃存封裝中的可能應(yīng)用方案

相比 DRAM 產(chǎn)品，將先進(jìn)封裝技術(shù)應(yīng)用到NAND 產(chǎn)品上,并實(shí)現(xiàn)商用的案例幾乎很少,本文基于 NAND 芯片的功能和先進(jìn)封裝技術(shù),對(duì)其應(yīng)用做了一些設(shè)想，其中一個(gè)方案如圖 3 所示。將 NAND芯片以垂直方向堆疊,利用 TSV 技術(shù)制作的通孔導(dǎo)電結(jié)構(gòu)代替?zhèn)鹘y(tǒng)的 WB 打線，用微 Bumping 來實(shí)現(xiàn)芯片與芯片、芯片與 RDL 之間的互連，并利用Molding 工藝對(duì)整個(gè)封裝體進(jìn)行第一次塑封。然后將控制芯片以倒裝的形式鍵合在另一 RDL 上，并且通過導(dǎo)電結(jié)構(gòu)實(shí)現(xiàn)兩層 RDL 的互連，以此實(shí)現(xiàn)內(nèi)部異質(zhì)芯片電路的連接。該結(jié)構(gòu)難點(diǎn)主要在于分層的問題，因?yàn)?TSV 中導(dǎo)電結(jié)構(gòu)的金屬 Cu 的熱膨脹系數(shù)（1.8x10-5℃-1）和 Si 的熱膨脹系數(shù)（3x10-6℃-1）差距較大，當(dāng)該結(jié)構(gòu)熱量不能及時(shí)散出時(shí)，金屬層 Cu 和Si 表面可能發(fā)生分層，從而導(dǎo)致產(chǎn)品的失效。

圖 3(a) 封裝體的剖面結(jié)構(gòu)示意圖

圖 3(b) 封裝體 AB 截面的俯視圖

本文內(nèi)容源于【中國(guó)集成電路】

審核編輯：湯梓紅