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不知道有沒(méi)有人像我一樣，長(zhǎng)久以來(lái)將verilog中的有符號(hào)數(shù)視為不敢觸碰的禁區(qū)。不過(guò)俗話說(shuō)啊解決恐懼的最好辦法就是直面恐懼，又有俗話說(shuō)要想工其事必先利其器，還有俗話說(shuō)磨刀不誤砍柴工，也有俗話說(shuō)The only thing we have to fear is fear itself，所以今天咱們就嘗試對(duì)verilog中數(shù)據(jù)的符號(hào)屬性（有符號(hào)數(shù)和無(wú)符號(hào)數(shù)）探究根源。

本文的驗(yàn)證環(huán)境基于VCS通過(guò)auto_testbench生成，相關(guān)的vcs命令行細(xì)節(jié)請(qǐng)?jiān)赼uto_testbench工程目錄下查詢。

先說(shuō)明一個(gè)大前提，有符號(hào)數(shù)即補(bǔ)碼表示，無(wú)符號(hào)數(shù)即原碼表示或者說(shuō)必然是整數(shù)的補(bǔ)碼表示，因此有符號(hào)數(shù)和無(wú)符號(hào)數(shù)均可以認(rèn)為是數(shù)值的補(bǔ)碼。

為了省流，還是先甩結(jié)論。有符號(hào)數(shù)和無(wú)符號(hào)數(shù)的最本質(zhì)區(qū)別就是：符號(hào)位的識(shí)別和高位拓展。除此之外，另一個(gè)區(qū)別就是從人的角度如何如何讀這個(gè)數(shù)，或者說(shuō)$display(%d)打印時(shí)打印的值是什么（而從機(jī)器的角度它壓根就不區(qū)分signed和unsigned)。也就是說(shuō)，如果不涉及到位寬拓展的事，有符號(hào)數(shù)和無(wú)符號(hào)數(shù)在verilog運(yùn)算中可以說(shuō)毫無(wú)差別。

所以先給出兩個(gè)結(jié)論，verilog中數(shù)據(jù)的符號(hào)屬性會(huì)影響兩件事：

1.符號(hào)位的識(shí)別和位寬拓展，有符號(hào)數(shù)最高位被識(shí)別為符號(hào)位，高位拓展時(shí)拓展符號(hào)位，無(wú)符號(hào)數(shù)高位拓展0；

2.數(shù)據(jù)的實(shí)際值（人的角度如何如何讀這個(gè)數(shù)）；

顯然，這個(gè)這個(gè)結(jié)論和固有的認(rèn)知出入有點(diǎn)大，不急咱們先看一個(gè)實(shí)驗(yàn)。下面的代碼是一段不涉及到位寬拓展的運(yùn)算，t0_va0為有符號(hào)數(shù)-1，也就是16'hffff：

logic signed[15:0]t0_va0 = -1;//16'hffff wire signed[15:0]t0_en0 = t0_va0 + 16'hffff; wire [15:0]t0_en1 = t0_va0 + 16'hffff; wire signed[15:0]t0_en2 = t0_va0 + $signed(16'hffff); wire [15:0]t0_en3 = t0_va0 + $signed(16'hffff); wire signed[15:0]t0_en4 = t0_va0 - 16'h1; wire signed[15:0]t0_en5 = t0_va0 - $unsigned(16'h1); wire [15:0]t0_en6 = t0_va0 - 16'h1; wire [15:0]t0_en7 = t0_va0 - $unsigned(16'h1);

仿真的結(jié)果如下：

可以看到所有的結(jié)果都是一致的。而如果將va0信號(hào)改成無(wú)符號(hào)數(shù)：

logic [15:0]t1_va0 = 16'hffff; wire signed[15:0]t1_en0 = t1_va0 + 16'hffff; wire [15:0]t1_en1 = t1_va0 + 16'hffff; wire signed[15:0]t1_en2 = t1_va0 + $signed(16'hffff); wire [15:0]t1_en3 = t1_va0 + $signed(16'hffff); wire signed[15:0]t1_en4 = t1_va0 - 16'h1; wire signed[15:0]t1_en5 = t1_va0 - $unsigned(16'h1); wire [15:0]t1_en6 = t1_va0 - 16'h1; wire [15:0]t1_en7 = t1_va0 - $unsigned(16'h1);

其仿真結(jié)果也是一致的：

而一旦涉及到運(yùn)算結(jié)果位寬拓展結(jié)果就有所差別了，比如將結(jié)果的位寬都改成18bit：

logic signed[15:0]t2_va0 = -1; wire signed[17:0]t2_en0 = t2_va0 + 16'hffff; wire [17:0]t2_en1 = t2_va0 + 16'hffff; wire signed[17:0]t2_en2 = t2_va0 + $signed(16'hffff); wire [17:0]t2_en3 = t2_va0 + $signed(16'hffff); wire signed[17:0]t2_en4 = t2_va0 - 16'h1; wire signed[17:0]t2_en5 = t2_va0 - $unsigned(16'h1); wire [17:0]t2_en6 = t2_va0 - 16'h1; wire [17:0]t2_en7 = t2_va0 - $unsigned(16'h1);

看到的波形就是這樣：

這個(gè)事就有些神奇了，所以后面就是說(shuō)明下這里面的區(qū)別，或者說(shuō)在完成運(yùn)算后工具是如何識(shí)別這個(gè)數(shù)的符號(hào)性以決定位寬拓展的結(jié)果的。在開(kāi)始之前必須明確下一個(gè)有符號(hào)數(shù)（補(bǔ)碼），'h1fffe和'hfffe對(duì)于機(jī)器是沒(méi)有區(qū)別的，都是-2。

仿真工具在對(duì)一個(gè)運(yùn)算結(jié)果進(jìn)行位寬拓展時(shí)，會(huì)先識(shí)別這個(gè)數(shù)的符號(hào)屬性，那么具體是怎么識(shí)別的呢？

1.有符號(hào)數(shù)和有符號(hào)數(shù)運(yùn)算，結(jié)果為有符號(hào)數(shù)；

2.有符號(hào)數(shù)和無(wú)符號(hào)數(shù)運(yùn)算，結(jié)果為無(wú)符號(hào)數(shù)；

3.無(wú)符號(hào)數(shù)和無(wú)符號(hào)數(shù)運(yùn)算，結(jié)果為無(wú)符號(hào)數(shù)；

4.運(yùn)算結(jié)果外又通過(guò)$signed和$unsigned定向指定時(shí)，最終的符號(hào)屬性遵照指定結(jié)果；

5.等號(hào)左側(cè)信號(hào)聲明中的signed/unsigned不影響右側(cè)運(yùn)算結(jié)果的符號(hào)數(shù)屬性；

好，咱們一個(gè)一個(gè)看。

有符號(hào)數(shù)和有符號(hào)數(shù)運(yùn)算，結(jié)果為有符號(hào)數(shù)。

logic signed[15:0]t3_va0 = -1; wire signed[17:0]t3_en0 = t3_va0 - $signed(16'h1); wire signed[17:0]t3_en1 = t3_va0 + $signed(16'hffff); wire [17:0]t3_en2 = t3_va0 - $signed(16'h1); wire [17:0]t3_en3 = t3_va0 + $signed(16'hffff);

很顯然，兩個(gè)有符號(hào)數(shù)進(jìn)行操作結(jié)果是有符號(hào)數(shù)，位寬拓展時(shí)拓展符號(hào)位。同時(shí)這個(gè)波形還說(shuō)明了等號(hào)左側(cè)信號(hào)聲明中的signed/unsigned不影響右側(cè)運(yùn)算結(jié)果的符號(hào)數(shù)屬性。

有符號(hào)數(shù)和無(wú)符號(hào)數(shù)運(yùn)算，結(jié)果為無(wú)符號(hào)數(shù)。

wire signed[17:0]t3_en4 = t3_va0 - 16'h1; wire signed[17:0]t3_en5 = t3_va0 + 16'hffff; wire [17:0]t3_en6 = t3_va0 - 16'h1; wire [17:0]t3_en7 = t3_va0 + 16'hffff;

顯然結(jié)果是無(wú)符號(hào)數(shù)，高位拓展時(shí)拓展的都是0。

無(wú)符號(hào)數(shù)和無(wú)符號(hào)數(shù)運(yùn)算，結(jié)果為無(wú)符號(hào)數(shù)。這個(gè)不說(shuō)了，顯而易見(jiàn)的事情。

運(yùn)算結(jié)果外又通過(guò)$signed和$unsigned定向指定時(shí)，最終的符號(hào)屬性遵照指定結(jié)果。

wire signed[17:0]t3_en8 = $unsigned(t3_va0 - $signed(16'h1)); wire signed[17:0]t3_en9 = $unsigned(t3_va0 + $signed(16'hffff)); wire [17:0]t3_en10 = $signed(t3_va0 - 16'h1); wire [17:0]t3_en11 = $signed(t3_va0 + 16'hffff);

因?yàn)樵谶\(yùn)算之后又通過(guò)$signed和$unsigned指定了符號(hào)屬性，所以后面的位寬拓展就按照對(duì)應(yīng)的屬性來(lái)了。再次進(jìn)一步的佐證，等號(hào)左側(cè)信號(hào)聲明中的signed/unsigned不影響右側(cè)運(yùn)算結(jié)果的符號(hào)數(shù)屬性。

好了現(xiàn)在我們?cè)侔亚拔牡慕Y(jié)論翻出來(lái)，verilog中的符號(hào)屬性會(huì)影響兩件事情：

2.數(shù)據(jù)的實(shí)際值（人的角度如何如何讀這個(gè)數(shù)）；

再看這個(gè)測(cè)試就很好解釋了：

logic signed[15:0]t2_va0 = -1; wire signed[17:0]t2_en0 = t2_va0 + 16'hffff; //就是'hffff+'hffff = 'h1fffe wire [17:0]t2_en1 = t2_va0 + 16'hffff; //同上 wire signed[17:0]t2_en2 = t2_va0 + $signed(16'hffff); //本質(zhì)還是'hffff+'hffff = 'h1fffe，不過(guò)因?yàn)榻Y(jié)果是有符號(hào)數(shù)，拓展位寬為18bit時(shí)拓展為18'h3fffe wire [17:0]t2_en3 = t2_va0 + $signed(16'hffff); //同上 wire signed[17:0]t2_en4 = t2_va0 - 16'h1; //本質(zhì)是'hffff-'h1，或者理解成'hffff+'hffff，加上一個(gè)負(fù)數(shù)位寬一定不需要高位拓展，所以結(jié)果是'hfffe //再根據(jù)等號(hào)左側(cè)的需求拓展為18bit，無(wú)符號(hào)數(shù)拓展0，結(jié)果為18'fffe wire signed[17:0]t2_en5 = t2_va0 - $unsigned(16'h1); //同上 wire [17:0]t2_en6 = t2_va0 - 16'h1; //同上 wire [17:0]t2_en7 = t2_va0 - $unsigned(16'h1); //同上

再來(lái)補(bǔ)充一個(gè)，大家看看結(jié)果應(yīng)該是啥：

wire [17:0]t2_en8 = t2_va0 - $signed(16'h1);

顯然結(jié)果應(yīng)該是18'h3fffe，因?yàn)樽髠?cè)的運(yùn)算結(jié)果是有符號(hào)數(shù)的16'hfffe，拓展成18bit時(shí)拓展符號(hào)位1：

最后呢再看一組額外的實(shí)驗(yàn)，感興趣的可以分析一下結(jié)果：

//test logic [1:0]va_u; logic signed[1:0]va_s; logic [2:0]vb_u; logic [2:0]vb_s; logic [31:0]vc_u; logic [31:0]vc_s; initial begin va_u = -1; va_s = -1;//signed $display("va_u='b%0b, va_s='b%0b", va_u, va_s); $display("va_u=%0d, va_s=%0d", va_u, va_s); vb_u = -va_u; vb_s = -va_s; $display("vb_u='b%0b, vb_s='b%0b", vb_u, vb_s); $display("vb_u=%0d, vb_s=%0d", vb_u, vb_s); vc_u = va_u; vc_s = va_s; $display("vc_u='b%0b, vc_s='b%0b", vc_u, vc_s); end

仿真的結(jié)果為：

va_u='b11, va_s='b11 va_u=3, va_s=-1 vb_u='b101, vb_s='b1 vb_u=5, vb_s=1 vc_u='b11, vc_s='b11111111111111111111111111111111

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原文標(biāo)題：【芯片設(shè)計(jì)】verilog中有符號(hào)數(shù)和無(wú)符號(hào)數(shù)的本質(zhì)探究

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