3D IC半導(dǎo)體設(shè)計(jì)的可靠性挑戰(zhàn)

來(lái)源：半導(dǎo)體芯科技編譯

3D IC（三維集成電路）代表著異質(zhì)先進(jìn)封裝技術(shù)向三維空間的擴(kuò)展，在設(shè)計(jì)和可制造性方面面臨著與二維先進(jìn)封裝類似的挑戰(zhàn)以及更多的復(fù)雜性。雖然3D IC尚未普及，但芯片組標(biāo)準(zhǔn)化計(jì)劃的出現(xiàn)和支持工具的開(kāi)發(fā)正在使3D IC變得更加可行，并為更廣泛的參與者帶來(lái)更多利潤(rùn)，其中包括生產(chǎn)規(guī)模較小的大型和小型公司。

三維集成電路的實(shí)施允許公司將設(shè)計(jì)劃分為功能子組件，并在最合適的工藝節(jié)點(diǎn)上集成由此產(chǎn)生的 IP。這有利于低延遲、高帶寬的數(shù)據(jù)傳輸，降低制造成本，提高晶圓產(chǎn)量，降低功耗，并減少總體開(kāi)支。這些吸引人的優(yōu)勢(shì)推動(dòng)了先進(jìn)異構(gòu)封裝和 3D IC技術(shù)的顯著增長(zhǎng)和進(jìn)步。

在傳統(tǒng)的集成電路 （IC） 設(shè)計(jì)和制造領(lǐng)域，依賴簽核策略是司空見(jiàn)慣的。晶圓代工廠通常在特定于工藝的設(shè)計(jì)規(guī)則套件中提供設(shè)計(jì)規(guī)則、LVS 和可靠性平臺(tái)。然而，這種傳統(tǒng)方法不適用于 3D IC 先進(jìn)的異構(gòu)封裝。與傳統(tǒng)IC不同，3D IC由多層組成，混合了多種工藝，挑戰(zhàn)了單層上所有內(nèi)容都是共面的假設(shè)。3D IC 中組件的垂直堆疊帶來(lái)了復(fù)雜性，使半導(dǎo)體和 IC 封裝設(shè)計(jì)工程師難以評(píng)估具有不同工藝技術(shù)的組件之間的相互作用，并確定哪些相互作用應(yīng)優(yōu)先考慮。

為了確?？芍圃煨院涂煽啃裕覀儾荒芤蕾嚧S或外包半導(dǎo)體封裝和測(cè)試 (OSAT) 供應(yīng)商提供的通用設(shè)計(jì)套件。相反，我們需要從三維集成電路設(shè)計(jì)師的頭腦中獲取信息。我們需要規(guī)劃工具來(lái)協(xié)助封裝架構(gòu)師做出平面規(guī)劃決策，并將這些信息提供給半導(dǎo)體和集成電路封裝設(shè)計(jì)工程師。這些信息應(yīng)包括元件如何垂直堆疊，而不僅僅是元件的一維布局。我們還必須將特定元件的檢查與單個(gè)層的定義分開(kāi)，因?yàn)椴煌墓に噷?duì)類似的結(jié)構(gòu)可能會(huì)有不同的層號(hào)。使用三維集成電路原型設(shè)計(jì)和規(guī)劃工具可以盡早提取這些信息。

規(guī)劃和平面布局工具在確保裝配架構(gòu)的正確對(duì)齊和可制造性方面發(fā)揮著至關(guān)重要的作用，在片上系統(tǒng)（SoC）領(lǐng)域，這項(xiàng)任務(wù)傳統(tǒng)上由設(shè)計(jì)規(guī)則檢查（DRC）來(lái)完成。然而，僅僅依靠 DRC 并不能保證預(yù)期的功能。幸運(yùn)的是，布局與原理圖（LVS）分析具有雙重作用，不僅能確認(rèn)可制造性，還能驗(yàn)證布局是否準(zhǔn)確地表達(dá)了預(yù)期的電氣結(jié)構(gòu)和行為。與在執(zhí)行前進(jìn)行網(wǎng)表編制和仿真的傳統(tǒng)方法不同，LVS 對(duì)所有芯片、層和器件進(jìn)行詳細(xì)分析，以驗(yàn)證它們與預(yù)期設(shè)計(jì)的一致性。這一過(guò)程需要一個(gè)源網(wǎng)表，通常稱為 "黃金網(wǎng)表"，以便進(jìn)行精確比較。

然而，3D IC給LVS分析帶來(lái)了挑戰(zhàn)，主要是因?yàn)橹薪閷印ǔＪ荓VS無(wú)法處理的無(wú)源元件。與有源元件不同，無(wú)源元件缺乏電氣特性，對(duì)電路功能沒(méi)有貢獻(xiàn)，這使得傳統(tǒng)的 LVS 方法復(fù)雜化，該方法依賴于引腳的電氣連接知識(shí)。此外，有意將電容器、電阻器和光子元件等無(wú)源器件集成到 3D IC 中增加了另一層復(fù)雜性，需要了解各種導(dǎo)線位置和材料信息。

引入 3D IC 集成所必需的新組件會(huì)給系統(tǒng)帶來(lái)額外的寄生效應(yīng)。這些寄生效應(yīng)會(huì)影響各種行為方面，例如延遲、噪聲、信號(hào)完整性和功耗，從而影響滿足系統(tǒng)設(shè)計(jì)要求的能力。為了全面了解其影響，必須對(duì)與這些組件相關(guān)的寄生效應(yīng)進(jìn)行準(zhǔn)確有效的建模。此外，垂直堆疊的 3D IC 組件（包括芯片和中介層）的更高密度和更近的距離進(jìn)一步影響了它們的寄生效應(yīng)。

提取方法和工具的選擇取決于在性能和準(zhǔn)確性之間找到適當(dāng)?shù)钠胶?。要?shí)現(xiàn)更高的精度，需要采用更復(fù)雜的模型和先進(jìn)的工具?；谝?guī)則的工具在提供高性能方面表現(xiàn)出色，而基于字段求解器的工具則優(yōu)先考慮準(zhǔn)確性。在處理硅通孔 （TSV） 寄生效應(yīng)時(shí)，可以使用代工廠的測(cè)量和內(nèi)部全波求解器開(kāi)發(fā)精確的 TSV 模型。通過(guò)基于規(guī)則的工具，可以在互連寄生參數(shù)提取過(guò)程中實(shí)現(xiàn)這些模型的有效集成。然而，這些工具在TSV耦合方面遇到了挑戰(zhàn)。雖然參數(shù)表可用于耦合電阻和電容，但它們有局限性。全波求解器具有出色的精度，但對(duì)于在實(shí)際設(shè)計(jì)中處理大量 TSV 來(lái)說(shuō)太慢。因此，理想的解決方案是專門的場(chǎng)求解器，它既準(zhǔn)確又快速，足以進(jìn)行整個(gè) TSV 集提取。

三維集成電路的實(shí)現(xiàn)有兩種方法：硅連接或有機(jī)連接，每種方法都有自己的優(yōu)勢(shì)和挑戰(zhàn)。硅三維集成電路結(jié)構(gòu)是通過(guò)放置和布線工具創(chuàng)建的，適用于高密度設(shè)計(jì)，但僅限于處理正交形狀。相反，有機(jī)三維集成電路結(jié)構(gòu)使用的工具類似于傳統(tǒng)的面向印刷電路板的工具。

所選技術(shù)對(duì)信號(hào)完整性分析所采用的方法和工具有很大影響。在硅設(shè)計(jì)中，來(lái)自布局布線工具的數(shù)據(jù)流通常采用 GDS 格式，缺乏傳統(tǒng)信號(hào)完整性和電磁（EM）工具所需的細(xì)節(jié)。這一缺陷導(dǎo)致需要額外的手動(dòng)提取步驟，從而延長(zhǎng)了分析流程并限制了迭代次數(shù)。雖然數(shù)據(jù)表示給硅設(shè)計(jì)中的電磁提取帶來(lái)了挑戰(zhàn)，但用于寄生提取的專用工具可以幫助緩解這些問(wèn)題。

相反，有機(jī)工具更符合面向印刷電路板的方法，在設(shè)計(jì)數(shù)據(jù)庫(kù)中包含更多智能數(shù)據(jù)，包括網(wǎng)絡(luò)名稱和各種結(jié)構(gòu)類型。這一特性縮短了寄生蟲提取的設(shè)置時(shí)間，使提取過(guò)程不易出錯(cuò)。它將提取和分析進(jìn)一步推向設(shè)計(jì)流程的上游，便于根據(jù)寄生影響及早識(shí)別芯片封裝平面圖中的必要變更。通過(guò)在正確的階段利用適當(dāng)?shù)姆治龉δ?，設(shè)計(jì)人員可以在流程的早期階段對(duì)精度和性能進(jìn)行權(quán)衡，從而增強(qiáng)對(duì)整個(gè)設(shè)計(jì)的信心。這種積極主動(dòng)的方法使設(shè)計(jì)人員能夠提前利用三維集成電路設(shè)計(jì)的優(yōu)勢(shì)。

審核編輯 黃宇