【Vivado約束學(xué)習(xí)】 時(shí)鐘約束介紹

1 時(shí)鐘介紹

在數(shù)字設(shè)計(jì)中，時(shí)鐘代表從寄存器（register）到寄存器可靠傳輸數(shù)據(jù)的時(shí)間基準(zhǔn)。Xilinx Vivado集成設(shè)計(jì)環(huán)境(IDE)時(shí)序引擎使用ClocK特征計(jì)算時(shí)序路徑要求，并通過松弛計(jì)算報(bào)告設(shè)計(jì)時(shí)序裕度（Slack）。
時(shí)鐘必須正確定義，以獲得最佳的時(shí)序路徑。以下特性定義了時(shí)鐘：

1，時(shí)鐘定義在它的樹根的驅(qū)動(dòng)器管腳或端口上，被稱為源點(diǎn)。
2，時(shí)鐘的邊沿是由周期和波形特性相結(jié)合來描述的。
3，周期以納秒（ns）為單位,時(shí)鐘對(duì)應(yīng)于波形重復(fù)的時(shí)間。
4，波形是時(shí)鐘周期內(nèi)上升邊沿和下降邊沿絕對(duì)時(shí)間的列表，以納秒（ns）為單位。列表必須包含偶數(shù)的值。第一個(gè)值總是相對(duì)應(yīng)的。到第一個(gè)上升的邊沿。除非另有規(guī)定，占空比默認(rèn)為50%，相移到0ns。

如圖1所示，時(shí)鐘CLK0具有10ns周期、50%占空比和0ns相位。時(shí)鐘CLK1具有8ns周期、75％占空比(8ns內(nèi)的高電平時(shí)間為6ns)和2ns上升沿相位偏移。

Clk0: period = 10, waveform = {0 5} 
Clk1: period = 8, waveform = {2 8}

圖1 時(shí)鐘波形示例

1.1 傳播時(shí)鐘（Propagated Clocks）

周期和波形屬性代表時(shí)鐘的理想特性。當(dāng)進(jìn)入FPGA并通過時(shí)鐘樹傳播時(shí)，時(shí)鐘邊沿被延遲并受到噪聲和硬件行為引起的變化的影響。這些特性稱為時(shí)鐘網(wǎng)絡(luò)延遲和時(shí)鐘不確定性。

時(shí)鐘的不確定性包括：
1，時(shí)鐘抖動(dòng)（Clock jitter）
2，相位誤差
3，您指定的任何其他不確定性

默認(rèn)情況下，Vivado IDE始終將時(shí)鐘視為傳播時(shí)鐘，即非理想時(shí)鐘，以便提供包括時(shí)鐘樹插入延遲和不確定性的準(zhǔn)確松弛值。

1.2專用硬件資源

Xilinx FPGA的專用硬件資源有效支持大量設(shè)計(jì)時(shí)鐘。這些時(shí)鐘通常由電路板上的外部元件產(chǎn)生。它們通常通過輸入端口進(jìn)入設(shè)備。
它們也可以由稱為時(shí)鐘修改塊的特殊原語生成，例如：
1，MMCM
2，BUFR
3，PLL
它們也可以通過常規(guī)單元格(如LUTS和寄存器)進(jìn)行轉(zhuǎn)換。

2 主時(shí)鐘(Primary Clocks)

主時(shí)鐘是通過輸入端口或GT收發(fā)器輸出引腳（例如，恢復(fù)時(shí)鐘）進(jìn)入設(shè)計(jì)的板時(shí)鐘。
主時(shí)鐘只能由create_clock命令定義。
如圖2所示，板時(shí)鐘通過端口sysclk進(jìn)入器件，然后在到達(dá)路徑寄存器之前通過輸入緩沖器和時(shí)鐘緩沖器傳播。
1,時(shí)鐘周期10ns
2，占空比50%
3，沒有相位偏移
相應(yīng)的Xilinx設(shè)計(jì)約束(XDC)：

create_clock -period 10 [get_ports sysclk] 

圖2 主時(shí)鐘

與sysclk類似，板時(shí)鐘devclk通過端口clkIn進(jìn)入設(shè)備。
1，時(shí)鐘周期10ns
2，占空比為25%
3，相位偏移90度
對(duì)應(yīng)的XDC：

create_clock -name devclk -period 10 -waveform {2.5 5} [get_ports ClkIn]

如圖3所示，展示了一個(gè)收發(fā)器gt0，它從電路板上的高速鏈路恢復(fù)時(shí)鐘rxclk。時(shí)鐘rxclk的周期為3.33 ns，占空比為50％，并被路由到MMCM，MMCM為設(shè)計(jì)生成多個(gè)補(bǔ)償時(shí)鐘。
對(duì)應(yīng)的XDC:

create_clock -name sysclk -period 3.33 [get_ports SYS_CLK_clk_p]

圖3 GT主時(shí)鐘

如圖4所示，差分緩沖器驅(qū)動(dòng)PLL。在這種情況下，主時(shí)鐘只能在差分緩沖區(qū)的正輸入上創(chuàng)建。在緩沖區(qū)的每個(gè)正/負(fù)輸入上創(chuàng)建主時(shí)鐘將導(dǎo)致不切實(shí)際的CDC路徑。
相應(yīng)的XDC:

create_clock -name sysclk -period 3.33 [get_ports SYS_CLK_clk_p]

圖4 差動(dòng)緩沖器上的主時(shí)鐘

3虛擬時(shí)鐘（ Virtual Clocks）

虛擬時(shí)鐘是指在設(shè)計(jì)中沒有物理連接到任何Netlist元素的時(shí)鐘。
虛擬時(shí)鐘是通過create_clock命令定義的，而不指定源對(duì)象。
虛擬時(shí)鐘通常用于在下列情況之一中指定輸入和輸出延遲約束：
1,外部設(shè)備I/O參考時(shí)鐘不是設(shè)計(jì)時(shí)鐘之一。
2,FPGA I / O路徑與內(nèi)部生成的時(shí)鐘有關(guān)，該時(shí)鐘無法與從中導(dǎo)出的時(shí)鐘板正確計(jì)時(shí)。
3,希望只為與I/O延遲約束相關(guān)的時(shí)鐘指定不同的抖動(dòng)和延遲，而不修改內(nèi)部時(shí)鐘特性。
例如，時(shí)鐘CLK_virt的周期為10 ns，不附加到任何Netlist對(duì)象。未指定[]參數(shù)。在這種情況下，-name選項(xiàng)是強(qiáng)制性的.
相應(yīng)的XDC:

create_clock -name clk_virt -period 10

在輸入和輸出延遲約束使用之前，必須定義虛擬時(shí)鐘

4 生成時(shí)鐘(Generated Clocks)

生成的時(shí)鐘由設(shè)計(jì)內(nèi)部的特殊單元（稱為時(shí)鐘修改塊（例如，MMCM））或某些用戶邏輯驅(qū)動(dòng)。
生成的時(shí)鐘與主時(shí)鐘相關(guān)聯(lián)。create_generated_clock命令考慮主時(shí)鐘的起始點(diǎn)。主時(shí)鐘可以是主時(shí)鐘或另一個(gè)生成時(shí)鐘。
生成的時(shí)鐘屬性直接來自其主時(shí)鐘。必須描述修改電路如何轉(zhuǎn)換主時(shí)鐘，而不是指定其周期或波形。

4.1 用戶定義產(chǎn)生時(shí)鐘

例1：一個(gè)簡(jiǎn)單的二分頻

圖5 Generated Clocks

主時(shí)鐘clkin的周期為10 ns。寄存器REGA將其除以2，驅(qū)動(dòng)其他寄存器時(shí)鐘引腳。相應(yīng)的生成時(shí)鐘稱為clkdiv2。
以下是兩個(gè)同等的制約因素：

create_clock -name clkin -period 10 [get_ports clkin]
# Option 1: master clock source is the primary clock source point
create_generated_clock -name clkdiv2 -source [get_ports clkin] -divide_by 2 
[get_pins REGA/Q] 
# Option 2: master clock source is the REGA clock pin
create_generated_clock -name clkdiv2 -source [get_pins REGA/C] -divide_by 2 
[get_pins REGA/Q]

例2：除以2使用-edges選項(xiàng)
以下示例等效于示例1中定義的生成時(shí)鐘：簡(jiǎn)單除法2

# waveform specified with -edges instead of -divide_by
create_generated_clock -name clkdiv2 -source [get_pins REGA/C] -edges {1 3 5}  [get_pins REGA/Q]

例3：使用-edges和-edge_shift選項(xiàng)進(jìn)行占空比更改和相移
通過使用-edge_shift選項(xiàng)，生成的時(shí)鐘波形的每個(gè)邊沿也可以單獨(dú)移位正值或負(fù)值。僅在需要相移時(shí)才使用此選項(xiàng)。
-edge_shift選項(xiàng)不能與以下任何內(nèi)容同時(shí)使用：
1，-divide_by
2，-multiply_by
3，-invert

考慮主時(shí)鐘clkin，周期為10 ns，占空比為50％。它到達(dá)單元mmcm0，產(chǎn)生一個(gè)占空比為25％的時(shí)鐘，移動(dòng)90度。生成的時(shí)鐘定義指的是主時(shí)鐘邊沿1,2和3.這些邊沿分別出現(xiàn)在0ns，5ns和10ns。要獲得所需波形，請(qǐng)將第一個(gè)和第三個(gè)邊沿移動(dòng)2.5ns。

create_clock -name clkin -period 10 [get_ports clkin] 
create_generated_clock -name clkshift -source [get_pins mmcm0/CLKIN] -edges {1 2 3}  -edge_shift {2.5 0 2.5} [get_pins mmcm0/CLKOUT] 
# First rising edge: 0ns + 2.5ns = 2.5ns
# Falling edge: 5ns + 0ns = 5ns
# Second rising edge: 10ns + 2.5ns = 12.5ns

4.2 自動(dòng)派生時(shí)鐘（Automatically Derived Clocks）

自動(dòng)派生的時(shí)鐘也稱為自動(dòng)生成的時(shí)鐘。如果已經(jīng)定義了相關(guān)的主時(shí)鐘，Vivado IDE會(huì)自動(dòng)為時(shí)鐘修改模塊（CMBs）的輸出引腳創(chuàng)建約束。
在Xilinx 7系列器件中，CMBs是：
1，MMCM*/ PLL*
2，BUFR
3， PHASER*
例：以下自動(dòng)導(dǎo)出的時(shí)鐘示例是由MMCM生成的時(shí)鐘。主時(shí)鐘clkin驅(qū)動(dòng)MMCME2實(shí)例clkip / mmcm0的輸入CLKIN。自動(dòng)生成時(shí)鐘的名稱是cpuClk，其定義點(diǎn)是clkip / mmcm0 / CLKOUT。

5 時(shí)鐘組（Clock Groups）

默認(rèn)情況下，Vivado IDE會(huì)對(duì)設(shè)計(jì)中所有時(shí)鐘之間的路徑進(jìn)行計(jì)時(shí)，除非您通過使用時(shí)鐘組或錯(cuò)誤的路徑約束來指定。set_clock_groups命令禁用您標(biāo)識(shí)的時(shí)鐘組之間的時(shí)序分析，而不是同一組內(nèi)的時(shí)鐘之間的時(shí)序分析。與set_false_path約束不同，時(shí)鐘之間的兩個(gè)方向都會(huì)忽略時(shí)序。
可以使用-group選項(xiàng)多次指定多組時(shí)鐘。如果設(shè)計(jì)中不存在組中的任何時(shí)鐘，則該組變空。只有當(dāng)至少兩個(gè)組有效且不為空時(shí)，set_clock_groups約束才會(huì)保持有效。如果只有一個(gè)組保持有效且所有其他組都為空，則不應(yīng)用set_clock_groups約束并生成錯(cuò)誤消息。
使用原理圖查看器或時(shí)鐘網(wǎng)絡(luò)報(bào)告可視化時(shí)鐘樹的拓?fù)洌⒋_定哪些時(shí)鐘不能一起定時(shí)。您還可以使用時(shí)鐘交互報(bào)告來查看兩個(gè)時(shí)鐘之間的現(xiàn)有約束，并確定它們是否共享相同的主時(shí)鐘 - 也就是說，它們具有已知的相位關(guān)系 - 或者識(shí)別沒有共同周期的時(shí)鐘（不可擴(kuò)展）。

5.1時(shí)鐘類別

1）同步時(shí)鐘（Synchronous Clocks）
當(dāng)兩個(gè)時(shí)鐘的相對(duì)相位是可預(yù)測(cè)的時(shí)，它們是同步的。當(dāng)它們的樹源自網(wǎng)表中的同一根，并且它們具有共同的時(shí)間段時(shí)，通常就是這種情況。
2）異步時(shí)鐘（Asynchronous Clocks ）
當(dāng)無法確定它們的相對(duì)相位時(shí)，兩個(gè)時(shí)鐘是異步的。
例如，由電路板上的獨(dú)立振蕩器產(chǎn)生并通過不同輸入端口進(jìn)入FPGA的兩個(gè)時(shí)鐘沒有已知的相位關(guān)系。因此，它們必須被視為異步。如果它們是由電路板上的相同振蕩器產(chǎn)生的，那就不是真的。
3）不可擴(kuò)展時(shí)鐘（Unexpandable Clocks ）
當(dāng)定時(shí)引擎無法確定超過1000個(gè)周期的共同周期時(shí)，兩個(gè)時(shí)鐘不可擴(kuò)展。在這種情況下，在時(shí)序分析期間使用1000個(gè)周期內(nèi)的最差設(shè)置關(guān)系，但是時(shí)序引擎無法確保這是最悲觀的情況。
這是典型的情況下，兩個(gè)時(shí)鐘的奇數(shù)分?jǐn)?shù)周期比。例如，考慮由共享同一個(gè)主時(shí)鐘的兩個(gè)MMCM生成的兩個(gè)時(shí)鐘clk 0和clk 1：
1，clk0的周期為5.125 ns。
2，Clk1的周期為6.666 ns.
它們的時(shí)鐘上升沿不會(huì)在1000個(gè)周期內(nèi)重新對(duì)齊。定時(shí)引擎在兩個(gè)時(shí)鐘之間的時(shí)序路徑上使用0.01 ns的建立路徑要求。即使兩個(gè)時(shí)鐘在其時(shí)鐘樹根處具有已知的相位關(guān)系，它們的波形也不允許它們之間的安全時(shí)序分析。

5.2異步時(shí)鐘組(Asynchronous Clock Groups)

異步時(shí)鐘和不可擴(kuò)展的時(shí)鐘無法安全定時(shí)。在分析期間，可以使用set_clock_groups命令忽略它們之間的時(shí)序路徑。
創(chuàng)建異步時(shí)鐘組
使用-asynchronous選項(xiàng)創(chuàng)建異步組。

set_clock_groups -name async_clk0_clk1 -asynchronous -group {clk0 usrclk itfclk} -group {clk1 gtclkrx gtclktx}

5.3 排他時(shí)鐘組(Exclusive Clock Groups)

一些設(shè)計(jì)具有幾種需要使用不同時(shí)鐘的操作模式。時(shí)鐘之間的選擇通常使用諸如BUFGMUX和BUFGCTRL或A LUT的時(shí)鐘多路復(fù)用器來完成。
通過使用set_clock_groups的選項(xiàng)來約束它們：
1,-logically_exclusive
2, -physically_exclusive
例：MMCM實(shí)例生成clk0和clk1，它們連接到BUFGMUX實(shí)例clkmux。clkmux的輸出驅(qū)動(dòng)設(shè)計(jì)時(shí)鐘樹。
默認(rèn)情況下，Vivado IDE會(huì)分析clk0和clk1之間的路徑，即使兩個(gè)時(shí)鐘共享同一個(gè)時(shí)鐘樹且不能同時(shí)存在。
您必須輸入以下約束以禁用兩個(gè)時(shí)鐘之間的分析：

set_clock_groups -name exclusive_clk0_clk1 -physically_exclusive 
-group clk0 -group clk1

6 時(shí)鐘延遲、抖動(dòng)和不確定性（Clock Latency, Jitter, and Uncertainty）

6.1 時(shí)鐘延遲

在電路板上和FPGA內(nèi)部傳播之后，時(shí)鐘邊沿到達(dá)目的地并有一定的延遲。此延遲通常表示為：
1，源延遲（時(shí)鐘源點(diǎn)之前的延遲，通常在設(shè)備外部）
2，網(wǎng)絡(luò)延遲
對(duì)于Xilinx FPGA，主要使用set_clock_latency命令指定器件外部的時(shí)鐘延遲。

# Minimum source latency value for clock sysClk (for both Slow and Fast corners)
set_clock_latency -source -early 0.2 [get_clocks sysClk] 
# Maximum source latency value for clock sysClk (for both Slow and Fast corners)
set_clock_latency -source -late 0.5 [get_clocks sysClk]

6.2時(shí)鐘不確定性

1）時(shí)鐘抖動(dòng)（Clock Jitter）
對(duì)于ASIC器件，時(shí)鐘抖動(dòng)通常用時(shí)鐘不確定性特性表示。但是，對(duì)于Xilinx FPGA，抖動(dòng)屬性是可預(yù)測(cè)的。它們可以由時(shí)序分析引擎自動(dòng)計(jì)算，也可以單獨(dú)指定。
①輸入抖動(dòng)是連續(xù)時(shí)鐘邊沿與標(biāo)稱或理想時(shí)鐘到達(dá)時(shí)間的變化之間的差異。輸入抖動(dòng)是絕對(duì)值，表示時(shí)鐘邊沿每一側(cè)的變化。
使用set_input_jitter命令分別指定每個(gè)主時(shí)鐘的輸入抖動(dòng)。您不能直接在生成的時(shí)鐘上指定輸入抖動(dòng)。Vivado IDE定時(shí)引擎自動(dòng)計(jì)算生成的時(shí)鐘從其主時(shí)鐘繼承的抖動(dòng)。
②系統(tǒng)抖動(dòng)是由電源噪聲，電路板噪聲或系統(tǒng)的任何額外抖動(dòng)引起的整體抖動(dòng)。
使用set_system_jitter命令僅為整個(gè)設(shè)計(jì)設(shè)置一個(gè)值，即所有時(shí)鐘。
以下命令在通過輸入端口clkin傳播的主時(shí)鐘上設(shè)置+/- 100 ps抖動(dòng)：

set_input_jitter [get_clocks -of_objects [get_ports clkin]] 0.1

2）額外的時(shí)鐘不確定性
使用set_clock_uncertainty命令根據(jù)需要為不同的角點(diǎn)，延遲或特定時(shí)鐘關(guān)系定義額外的時(shí)鐘不確定性。這是從時(shí)序角度為設(shè)計(jì)的一部分添加額外余量的便捷方式。

set_clock_uncertainty 2.0 -from [get_clocks clk1] -to [get_clocks clk2] 
set_clock_uncertainty 1.0 [get_clocks clk1]

審核編輯：劉清