人工智能芯片先進(jìn)封裝技術(shù)

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田文超 謝昊倫 陳源明 趙靜榕 張國光

（西安電子科技大學(xué)機(jī)電工程學(xué)院 西安電子科技大學(xué)杭州研究院上海軒田工業(yè)設(shè)備有限公司 佛山市藍(lán)箭電子股份有限公司）

摘要：

隨著人工智能 （ AI ）和集成電路的飛速發(fā)展，人工智能芯片逐漸成為全球科技競(jìng)爭(zhēng)的焦點(diǎn)。在后摩爾時(shí)代，AI 芯片的算力提升和功耗降低越來越依靠具有硅通孔、微凸點(diǎn)、異構(gòu)集成、Chiplet等技術(shù)特點(diǎn)的先進(jìn)封裝技術(shù)。從 AI 芯片的分類與特點(diǎn)出發(fā)，對(duì)國內(nèi)外典型先進(jìn)封裝技術(shù)進(jìn)行分類與總結(jié)，在此基礎(chǔ)上，對(duì)先進(jìn)封裝結(jié)構(gòu)可靠性以及封裝散熱等方面面臨的挑戰(zhàn)進(jìn)行總結(jié)并提出相應(yīng)解決措施。面向 AI 應(yīng)用，對(duì)先進(jìn)封裝技術(shù)的未來發(fā)展進(jìn)行展望。

0 引言

人工智能芯片也稱 AI 芯片，是人工智能產(chǎn)業(yè)最重要的硬件之一。從廣義上看，能執(zhí)行 AI 算法的芯片都被定義為 AI 芯片；從狹義上看，AI 芯片特指為加速AI 算法而特別設(shè)計(jì)的芯片 [1-3] ?？偟膩碇v，所有專門為AI 任務(wù)量身定做的芯片都被認(rèn)為是 AI 芯片。AI 芯片具有高效性、低功耗、智能化、專用性、可編程性等特點(diǎn)，廣泛應(yīng)用于智能設(shè)備、無人駕駛、5G 通信等領(lǐng)域。

AI 芯片最重要的是算力和功耗 [4] ，在后摩爾時(shí)代，AI 芯片的算力提升和功耗降低越來越依賴具有重布線層（RDL）、硅通孔（TSV）、硅中介層、微凸點(diǎn)等技術(shù)特點(diǎn)的先進(jìn)封裝技術(shù)。目前先進(jìn)封裝技術(shù)大致分為扇出型（FO）封裝技術(shù)、2.5D/3D封裝技術(shù)和Chiplet技術(shù) [5] 。

本文從 AI 芯片的分類與特點(diǎn)出發(fā)，對(duì)相關(guān)典型先進(jìn)封裝技術(shù)進(jìn)行分類與總結(jié)，在此基礎(chǔ)上，對(duì)先進(jìn)封裝中晶圓、TSV、微凸點(diǎn)以及 RDL 等結(jié)構(gòu)面臨的可靠性問題以及封裝散熱問題進(jìn)行總結(jié)，并針對(duì)結(jié)構(gòu)中出現(xiàn)的熱、電、機(jī)械等可靠性問題提出了相應(yīng)的解決方法，最后面向 AI 應(yīng)用對(duì)先進(jìn)封裝技術(shù)的未來發(fā)展趨勢(shì)進(jìn)行展望。

1 AI 芯片

1.1 AI 芯片分類

按照技術(shù)架構(gòu)分類，AI 芯片可分為 GPU、FPGA、ASIC 和類腦芯片，4 種芯片的特點(diǎn)如表 1 所示。

GPU：主要用于處理圖形、圖像方面的數(shù)據(jù)運(yùn)算 [6] 。GPU 融合了大量高效的運(yùn)算單元和快速內(nèi)存，擁有卓越的浮點(diǎn)運(yùn)算性能和并行處理速度，相比于傳統(tǒng)的CPU，GPU 更適合解決 AI 算法方面的問題。

FPGA：與傳統(tǒng)的 CPU 不同，F(xiàn)PGA 允許用戶根據(jù)不同的應(yīng)用需求，通過硬件描述語言對(duì)芯片上的基本門電路和存儲(chǔ)器進(jìn)行重新配置。一旦完成重新配置，F(xiàn)PGA 內(nèi)部的電路就固化成實(shí)際的連線，從而實(shí)現(xiàn)用戶所需的功能。FPGA 在應(yīng)對(duì)尚未完全確定功能需求以及需要不斷迭代完善算法的情況時(shí)表現(xiàn)尤為出色。但是使用 FPGA 需要通過硬件描述語言來定義硬件，從而實(shí)現(xiàn)軟件算法，因此用 FPGA 來實(shí)現(xiàn)復(fù)雜的 AI算法有一定的技術(shù)難度。

ASIC：一個(gè)為某種特定應(yīng)用設(shè)計(jì)并全面定制的AI 專用芯片。區(qū)別于 FPGA，ASIC 芯片不能通過改變電路來增加功能。相對(duì)于 GPU 來說，ASIC 顯示出優(yōu)越的計(jì)算性能、低功耗以及低成本。因此，它特別適合對(duì)設(shè)備端性能功耗比具有極高要求的移動(dòng)設(shè)備 [8] 。

類腦芯片：又被稱為神經(jīng)模擬芯片，它是一種創(chuàng)新的芯片架構(gòu)，其功能的實(shí)現(xiàn)主要模擬人腦的神經(jīng)網(wǎng)絡(luò)運(yùn)行原理，具備感知以及認(rèn)知等功能 [9] 。類腦芯片性能強(qiáng)大且通用性強(qiáng)，但開發(fā)難度大，目前仍處于研發(fā)階段 [10] 。

1.2 AI 芯片發(fā)展現(xiàn)狀

英偉達(dá)、英特爾、高通等芯片廠商憑借其豐富的經(jīng)驗(yàn)和技術(shù)實(shí)力，迅速布局人工智能領(lǐng)域，目前這些廠商在 GPU 和 FPGA 領(lǐng)域已擁有近乎壟斷的優(yōu)勢(shì)地位。2015 年起，全球眾多知名的網(wǎng)絡(luò)及 IT 企業(yè)，包括谷歌、IBM、微軟、蘋果以及亞馬遜等，也開始涉足人工智能芯片的研發(fā)工作，以尋求解決計(jì)算能力受限問題的方法。2016 年，谷歌推出了專門為開源框架TensorFlow 設(shè)計(jì)的 TPU 芯片，將該芯片應(yīng)用于人工智能應(yīng)用 AlphaGo，其以壓倒性的實(shí)力擊敗圍棋冠軍李世石，這一舉動(dòng)進(jìn)一步促進(jìn)了人工智能的發(fā)展，并鞏固了谷歌在 AI 領(lǐng)域的領(lǐng)先地位；2017 年，微軟推出名為 Project Brainwave 的項(xiàng)目，該項(xiàng)目是基于 FPGA 芯片建造的低延遲深度學(xué)習(xí)系統(tǒng)，使微軟能夠更高效地提供各種人工智能服務(wù)；2023 年 4 月，谷歌公布 TPUV4 技術(shù)細(xì)節(jié)，相比于 TPU V3，計(jì)算性能提升了 10倍。

目前，我國在高端通用芯片領(lǐng)域與國外先進(jìn)水平相比仍存在一定差距。部分自主研發(fā)的芯片仍需借助國外成熟的 ARM 架構(gòu)和 IP 核等技術(shù)進(jìn)行設(shè)計(jì)，自研能力相對(duì)較弱。不過人工智能技術(shù)在諸如安全防范、自動(dòng)化駕駛、智能設(shè)備等行業(yè)的廣泛使用進(jìn)一步催生了國產(chǎn) AI 芯片的崛起，我國一些新興企業(yè)，如寒武紀(jì)、壁仞科技、云天勵(lì)飛、瀚博半導(dǎo)體等，也開始研發(fā)出具有自身特點(diǎn)的 AI 芯片。國內(nèi)外典型 AI 芯片產(chǎn)品如表 2 所示。

2 先進(jìn)封裝技術(shù)

封裝技術(shù)的發(fā)展史大致分為 4 個(gè)階段：第 1 階段（1970 年以前）是元件插裝時(shí)代，主要采用直插型封裝（DIP）等技術(shù)，電子元件被手工插入電路板的孔中，尺寸較大且制造過程相對(duì)簡單；第 2 階段（1970—1990年）是表面貼裝時(shí)代，主要采用小外形封裝（SOP）等技術(shù)，元件開始直接貼裝在印刷電路板表面，從而實(shí)現(xiàn)更緊湊的設(shè)計(jì)；第 3 階段（1990—2000 年）是面積陣列封裝時(shí)代，主要采用球柵陣列封裝（BGA）、倒裝芯片等技術(shù)，這些封裝技術(shù)進(jìn)一步提高了芯片的集成度和性能，同時(shí)增強(qiáng)了電路板對(duì)熱應(yīng)力和機(jī)械應(yīng)力的抵抗能力；第 4 階段是 2000 年以來的先進(jìn)封裝時(shí)代，特點(diǎn)是采用堆疊、異構(gòu)集成、精密互連等技術(shù)。傳統(tǒng)封裝與先進(jìn)封裝（以 2.5D/3D 和 FO-WLP 為例） 對(duì)比如表 3所示。

2.1 FO 封裝

FO 封裝的設(shè)計(jì)原理是芯片焊盤通過“扇出”的方式從芯片的邊緣通過 RDL 和焊錫球連接到 PCB 上 [10] 。圖 1 為 FO 封裝和扇出區(qū)域示意圖，RDL 工藝讓芯片可以使用的布線區(qū)域增加，充分利用芯片的有效面積，達(dá)到降低成本的目的。FO 封裝技術(shù)完成芯片焊球連接后，芯片無需使用封裝載板便可焊接到 PCB 上，這樣有助于縮短信號(hào)傳輸距離，提高電學(xué)性能。

FO 封裝的工藝流程可分為 Chip First 工藝和Chip Last （也叫 RDL First）工藝，其工藝流程如圖 2 所示。Chip First 工藝是指先貼芯片后加工 RDL，先將單一芯片放置在用臨時(shí)鍵合材料或熱釋放膠帶（TRT）處理過的襯底上，再用環(huán)氧樹脂（EMC）包覆成型并固化，然后去掉襯底后再加工 RDL。但在 EMC 工藝流程中，襯底翹曲和鍵合材料軟化會(huì)導(dǎo)致芯片偏移和 RDL的錯(cuò)位。Chip Last 工藝是指先加工 RDL 然后再貼裝芯片，在該流程中，RDL 結(jié)構(gòu)既可以進(jìn)行電子測(cè)試，也可以進(jìn)行目測(cè)檢查，以確定芯片良率，該工藝適合于良率至關(guān)重要的大型 I/O 芯片。

目前 FO 封裝已廣泛應(yīng)用于人工智能、5G 通信、毫米波雷達(dá)等領(lǐng)域。國內(nèi)外廠商在 FO 封裝的基本架構(gòu)上研發(fā)出了許多各具特點(diǎn)的 FO 封裝技術(shù)，如臺(tái)積電 InFO、日月光扇出型基板芯片封裝技術(shù)（FOCoS）、華天科技 eSiFO、長電科技 XDFOI。

2.1.1 臺(tái)積電 InFO

InFO 是臺(tái)積電于 2016 年推出的一種 FO 封裝技術(shù)，其封裝結(jié)構(gòu)如圖 3 所示 [11] 。InFO 技術(shù)將芯片直接放置在基板上，使用 RDL 來互連芯片和基板，無需使用引線鍵合，該 RDL 在晶圓表面形成，給鍵合墊片重新分配更大的間距，從而允許更多的 I/O 連接，實(shí)現(xiàn)了更緊湊和高效的設(shè)計(jì)。

蘋果 A10 處理器被應(yīng)用于 2016 年發(fā)布的 iPhone7中，該處理器利用了臺(tái)積電 16 nm FinFET 工藝和InFO 技術(shù)。借助這些先進(jìn)技術(shù)，AP 與 LPDDR 得以成功地整合在一起，從而為接下來數(shù)年的移動(dòng)封裝技術(shù)發(fā)展設(shè)定了全新的標(biāo)桿。臺(tái)積電憑借 InFO 封裝這一關(guān)鍵技術(shù)，成功拿下蘋果 A 系列處理器訂單，從此整個(gè)半導(dǎo)體行業(yè)開啟了研發(fā) FO 封裝的浪潮，并衍生出許多新應(yīng)用，如 InFO-oS、InFO-MS、InFO-AiP 等 [15] 。

2.1.2 日月光 FOCoS

FOCoS 為日月光 2021 年推出的一種 FO 封裝技術(shù)，主要分為 Chip First （FOCoS-CF） 和 Chip Last（FOCoS-CL）2 種技術(shù)流程的解決方案，封裝結(jié)構(gòu)如圖4 所示。FOCoS-CF 解決方案利用封膠體分隔 RDL 以改善芯片封裝交互作用（CPI），在 RDL 制造階段降低芯片應(yīng)力上的風(fēng)險(xiǎn)以及提供更好的高頻信號(hào)完整性。FOCoS-CL 方案則是先分開制造 RDL，再整合多個(gè)

Chiplet，該方案有助于解決傳統(tǒng)晶圓級(jí)工藝流程中因?yàn)?RDL 不良率高所造成的芯片額外損失的問題。

FOCoS 解決了傳統(tǒng)覆晶封裝將 SoC 組裝在基板上的局限性，將 2 個(gè)或多個(gè)芯片重組為扇出模塊，再置于基板上實(shí)現(xiàn)多芯片以及 Chiplet 的整合。FOCoS 具有多達(dá) 5 層的 RDL 互連、1.5 μm/1.5 μm 的線寬 / 線距以及 34 mm×50 mm 的大扇出尺寸，且不需要硅中介層。FOCoS 能夠應(yīng)用不同制程扇出平臺(tái)技術(shù)達(dá)成最佳電性能和連接性能，以優(yōu)化多芯片異質(zhì)和同質(zhì)整合，該技術(shù)的發(fā)展提供了突破性的上板可靠性和卓越的電性效能，可廣泛應(yīng)用于 HPC、人工智能、機(jī)器學(xué)習(xí)和云端等不同領(lǐng)域。

2.1.3 華天科技 eSiFO

晶圓級(jí)嵌入式硅基扇出技術(shù)（eSiFO）是華天科技2015 年開始研發(fā)，2018 年開發(fā)成功且具有自主知識(shí)產(chǎn)權(quán)的一種先進(jìn) FO 封裝技術(shù)。相較于傳統(tǒng)的 eWLB 技術(shù)，eSiFO 封裝的成本更低，翹曲更小，有效解決了塑封過程中存在的芯片偏移問題，同時(shí)具有較好的熱管理能力 [17] 。

eSiFO 封裝結(jié)構(gòu)如圖 5 所示，eSiFO 封裝技術(shù)采用硅片作為支撐，在硅基板上進(jìn)行干法刻蝕，形成凹槽，然后將芯片正面朝上，牢固地固定在凹槽中，最后用真空壓膜填補(bǔ)支撐片與芯片之間的空隙 [17] 。芯片和硅圓片表面構(gòu)成扇出結(jié)構(gòu)，在這個(gè)扇形結(jié)構(gòu)上，可以進(jìn)行多層布線和焊接，然后進(jìn)行切分、隔離以及封裝。

由于具有超薄、超小型和系統(tǒng)級(jí)封裝（SiP）集成特性，eSiFO 封裝可實(shí)現(xiàn)高成品率，因此該技術(shù)特別適合消費(fèi)電子、汽車電子、醫(yī)療電子和航空航天電子等對(duì)可靠性要求較高的領(lǐng)域。使用 eSiFO 的 ASIC、電源管理單元（PMU）和傳感器也在開發(fā)中。在不久的將來，使用 eSiFO 的應(yīng)用處理器引擎（APE）等大型芯片的封裝也將得到研發(fā) [19] 。

2.1.4 長電科技 XDFOI

多維扇出封裝集成（XDFOI）是長電科技于 2021年面向 Chiplet 異構(gòu)集成應(yīng)用推出的以 2.5D TSV-less（無 TSV）為技術(shù)特點(diǎn)的新一代封裝技術(shù)，其封裝結(jié)構(gòu)如圖 6 所示，2022 年長電科技 XDFOI Chiplet 高密度多維異構(gòu)集成系列工藝進(jìn)入穩(wěn)定量產(chǎn)階段，其主要用于對(duì)集成度和算力有較高要求的 FPGA、GPU 和 5G芯片等領(lǐng)域。

XDFOI 技術(shù)在線寬 / 線距可達(dá)到 2 μm/2 μm 的同時(shí)，還可以實(shí)現(xiàn)多層布線層，該技術(shù)可將有機(jī)重布線堆疊中介層厚度控制在 50 μm 以內(nèi)，微凸點(diǎn)中心距為 40 μm。這種創(chuàng)新的封裝方案允許在更薄和更小的單位面積內(nèi)進(jìn)行高密度的各種工藝集成，從而達(dá)到更高的集成度、更強(qiáng)的模塊功能和更小的封裝尺寸。同時(shí)，XDFOI 技術(shù)還具備在封裝體背面進(jìn)行金屬沉積的能力，通過有效提高散熱效率，為芯片提供良好的熱管理。此外，根據(jù)設(shè)計(jì)需求，該技術(shù)還可以增強(qiáng)封裝的電磁屏蔽能力，從而提高芯片成品的良率和可靠性。

相比于 2.5D TSV 封裝，XDFOI 封裝具有更低的有效成本、更靈活的架構(gòu)設(shè)計(jì)、更卓越的性能和更好的可靠性。XDFOI 封裝技術(shù)可以滿足各種高端芯片的需求，包括 FPGA、CPU、GPU、ASIC 和 5G 芯片等，同時(shí)也可以為 Chiplet 和異構(gòu)封裝提供完整的解決方案。此外，XDFOI 運(yùn)用了超狹小間距凸塊互聯(lián)技術(shù)，該技術(shù)使封裝體內(nèi)可容納更多的芯片、高帶寬內(nèi)存以及無源器件。

2.2 2.5D 封裝

2.5D 封裝是指通過在芯片之間插入中介層來進(jìn)行高密度互連的一種異構(gòu)芯片封裝，可以實(shí)現(xiàn)多個(gè)異構(gòu)芯片的高密度線路連接，使芯片集成在一個(gè)封裝中。按照中介層的結(jié)構(gòu)，2.5D 封裝可以進(jìn)一步分為RDL、硅中介層與嵌入式互聯(lián)橋 3 種實(shí)現(xiàn)形式 [21] 。2.5D封裝結(jié)構(gòu)如圖 7 所示。

2.5D 封裝兼具 2D 和 3D 封裝的特點(diǎn)，具有硅中介層和 TSV 2 大技術(shù)特點(diǎn)的 2.5D 先進(jìn)封裝技術(shù)可以把內(nèi)存、GPU 和 I/O 集成到一塊基板上，可有效提升傳輸帶寬和計(jì)算效率，并大幅減少應(yīng)用處理器和存儲(chǔ)器芯片的面積，實(shí)現(xiàn)了成本與性能之間的完美平衡。2008 年，賽靈思將其大型 FPGA 劃分為 4 個(gè)良率更高的較小芯片，并將這些芯片連接到硅中介層，2.5D封裝由此誕生。經(jīng)過多年發(fā)展，2.5D 封裝已衍生出多種各具特色的封裝技術(shù)，其中的代表技術(shù)有英特爾嵌入式多裸片互連橋技術(shù)（EMIB）、臺(tái)積電片上晶圓基板封裝（CoWoS）、三星 I-Cube。

2.2.1 英特爾 EMIB

EMIB 最早于 2008 年提出，后經(jīng)改進(jìn)逐漸發(fā)展成為英特爾最具代表性的先進(jìn)封裝技術(shù)之一，已用于其多款 FPGA 產(chǎn)品，如英特爾 Stratix 10 FPGA。

EMIB 技術(shù)屬于 FO 封裝中的嵌入式互聯(lián)橋型封裝，是在有機(jī)基板中埋入若干超薄的（厚度一般小于100 μm）、高密度的硅橋，實(shí)現(xiàn)芯片兩兩間的互連，其減少了對(duì) TSV 和定制硅內(nèi)置層的需求，有效降低了芯片的復(fù)雜度和成本 [22] 。

EMIB 封裝結(jié)構(gòu)如圖 8 所示。

目前英特爾可量產(chǎn)的硅橋尺寸為 2 mm×2 mm~12 mm×12 mm，包含 4 層 RDL 和 1 層焊盤，線寬 / 線距為 1 μm /1 μm。EMIB 可提供芯片間的局部高密度互連，可靈活地放置在基板任意需要互連的地方，不限制芯片的集成數(shù)量與位置，不影響基板上其他線路的布局布線 [23-24] 。

2.2.2 臺(tái)積電 CoWoS

CoWoS 是臺(tái)積電于 2012 年研發(fā)的一種基于硅中介層的 2.5D 集成封裝技術(shù)。將芯片通過 CoW 的前端芯片堆疊技術(shù)連接至晶圓上，再把 CoW 芯片與基板連接，整合成 CoWoS，并使用硅載片上的高密度走線進(jìn)行互聯(lián)。

引爆 CoWoS 的產(chǎn)品是 AI 芯片。2016 年，英偉達(dá)推出首款采用 CoWoS 封裝的 AI 芯片 GP100，為全球AI 浪潮拉開序幕；2017 年，谷歌在 AlphaGo 中使用的TPU2.0 也采用 CoWoS 封裝；日本的超級(jí)計(jì)算機(jī)富岳曾位于 2021 年全球 TOP 500 超級(jí)計(jì)算機(jī)的首位，其使用的 Fujitsu A64FX 處理器也采用了臺(tái)積電 CoWoS封裝技術(shù) [25] 。

CoWoS 技術(shù)的核心在于其晶圓堆疊的方式。它使用先進(jìn)的硅互連技術(shù)，通過把多個(gè)芯片分別制造在不同的晶圓上，然后將它們精確地對(duì)準(zhǔn)和粘合在一起。每個(gè)芯片都可以被優(yōu)化為特定的應(yīng)用，同時(shí)，晶圓之間的高速連接可以提高系統(tǒng)的帶寬和效率。

CoWoS 封裝結(jié)構(gòu)如圖 9 所示。CoWoS 技術(shù)根據(jù)中介層材料的區(qū)別，可分為 3 種：CoWoS-S（中介層是Si 襯底）、CoWoS-R（中介層由 RDL 構(gòu)成）、CoWoS-L（中介層由 Chiplet 和 RDL 組成）。CoWoS-S 利用硅片作為微芯片的橋梁，從而實(shí)現(xiàn)了比其他 2 種方案更高的芯片互聯(lián)密度，但這樣也導(dǎo)致成本較高；出于成本的考慮，CoWoS-R 采用有機(jī)轉(zhuǎn)接板，這種封裝方式符合部分封測(cè)工廠提供的方案，但該封裝方式的芯片互聯(lián)密度相對(duì)較低；CoWoS-L 將小硅“橋”安裝在有機(jī)轉(zhuǎn)接板中，從而實(shí)現(xiàn)高密度芯片互連，這種方式僅在芯片鏈接部分使用硅片，主要用來實(shí)現(xiàn)鄰近芯片邊緣的高密度連接，CoWoS-L 的生產(chǎn)成本和綜合性能介于CoWoS-R 和 CoWoS-S 之間。

2.2.3 三星 I-Cube

三星也有類似于臺(tái)積電 CoWoS-S 的 I-Cube 技術(shù)，三星使用這種封裝的主要客戶是百度的 AI 加速器。2018 年，三星推出了被稱為“I-Cube2”的技術(shù)，這項(xiàng)技術(shù)是一種異構(gòu)集成技術(shù)，在一個(gè)硅中介層上水平放置一個(gè)或多個(gè)邏輯裸片（CPU、GPU 等）和多個(gè)高帶寬存儲(chǔ)器（HBM）裸片。2021 年，三星展現(xiàn)了“I-Cube4”新一代封裝技術(shù)，也就是“Interposer-Cube4”，其中集成了4 個(gè) HBM 和一個(gè)邏輯裸片，從高性能計(jì)算到人工智能、5G、云數(shù)據(jù)應(yīng)用，I-Cube4 可通過異構(gòu)集成實(shí)現(xiàn)更高的通信速度和能效，其封裝結(jié)構(gòu)如圖 10 所示。

I-Cube4 中的硅中介層通過 TSV 可以與頂層的邏輯芯片和 HBM 實(shí)現(xiàn)高效的交互，從而顯著提升芯片的性能。此外，三星采用了獨(dú)特的半導(dǎo)體制造技術(shù)，以保持超薄中介層在 100 μm 狀態(tài)下的穩(wěn)定性，避免變形問題。另外三星還采用了不含密封劑的特殊結(jié)構(gòu)，用以優(yōu)化散熱性能。這些創(chuàng)新的措施進(jìn)一步提高了I-Cube 封裝技術(shù)的可靠性和效能。

2.3 3D 集成技術(shù)

隨著半導(dǎo)體工藝技術(shù)不斷縮放，設(shè)計(jì)復(fù)雜度不斷增加，傳統(tǒng)的二維集成芯片設(shè)計(jì)趕不上摩爾定律的縮放趨勢(shì)。此外，在高端性能封裝中，處理芯片和存儲(chǔ)芯片對(duì)高帶寬、低延遲有嚴(yán)格要求 [28] ，于是業(yè)界從三維的概念尋找解決方案。3D 集成（3D-IC）是指通過 TSV 實(shí)現(xiàn)不同芯片層之間電學(xué)互連的 3D IC 堆疊技術(shù)，其結(jié)構(gòu)如圖 11 所示。3D 集成包括 3D IC 封裝、3D IC 集成和 3D Si 集成，后兩者使用 TSV，而 3D IC 封裝不使用TSV。3D-IC 封裝可容納多個(gè)異構(gòu)裸片且各功能模塊可采用不同的制程節(jié)點(diǎn)，這可大大降低成本并提高產(chǎn)品上市速度。此外 3D-IC 支持更小的尺寸，可以節(jié)省電路板和終端產(chǎn)品的空間，是小型移動(dòng)設(shè)備的理想選擇。

3D-IC 技術(shù)的應(yīng)用領(lǐng)域涵蓋 CPU、GPU、智能手機(jī)、高性能計(jì)算等諸多領(lǐng)域，近年來臺(tái)積電、英特爾、三星均在加速布局 3D-IC 技術(shù)，該技術(shù)無疑是未來延續(xù)摩爾定律最有效的路徑之一，同時(shí)也將成為持續(xù)優(yōu)化芯片性能和成本的關(guān)鍵創(chuàng)新技術(shù)，目前 3D-IC 領(lǐng)域的代表技術(shù)有臺(tái)積電片上集成系統(tǒng)（SoIC）、英特爾Foveros、三星 X-Cube。

2.3.1 臺(tái)積電 SoIC

臺(tái)積電于 2019 年推出了 SoIC 多芯片堆棧技術(shù)，其主要用于 10 nm 以下的制程。臺(tái)積電 SoIC 是業(yè)界第一個(gè)高密度 3D Chiplet 堆疊技術(shù)，蘋果在 2023 年小量試產(chǎn)了基于 SoIC 的智能芯片，規(guī)劃采用臺(tái)積電的SoIC 搭配 InFO 封裝，預(yù)定面向 MacBook 使用，最快2025—2026 年實(shí)現(xiàn)終端產(chǎn)品問世。

SoIC 應(yīng)用了 TSV、微凸點(diǎn)和混合鍵合等先進(jìn)技術(shù)，從而可實(shí)現(xiàn)超過 10 000/mm 2 I/O 密度的封裝。SoIC的獨(dú)特之處在于其無凸點(diǎn)鍵合結(jié)構(gòu)，與常規(guī)的凸點(diǎn)鍵合相比，SoIC 能實(shí)現(xiàn)更高的集成密度和更優(yōu)越的運(yùn)行表現(xiàn)。通過 SoIC 技術(shù)，無論是同質(zhì)還是異構(gòu)的 Chiplet都能被集成到一個(gè)更小、更薄的類似 SoC 的微芯片上，進(jìn)而實(shí)現(xiàn)與先進(jìn)的 WLSI（晶圓級(jí)系統(tǒng)集成，如CoWoS 和 InFO） 的完美結(jié)合。臺(tái)積電的 SoIC 可與CoWoS 和集成扇出型疊層封裝（InFO-PoP）相結(jié)合并共同使用。SoC 和 SoIC 封裝結(jié)構(gòu)如圖 12 所示。新集成的芯片在外形上與常見的 SoC 芯片相似，然而其內(nèi)部嵌入了必要的異構(gòu)集成功能。SoIC 技術(shù)不但保留并融合了原有的 InFO 和 CoWoS 技術(shù)，而且大大提升了系統(tǒng)的單芯片性能。

2.3.2 英特爾 Foveros

2018 年 12 月，英特爾首次展示了 Foveros 封裝技術(shù)，該技術(shù)也叫三維面對(duì)面異構(gòu)集成芯片堆疊，它是一種堆疊式芯片封裝技術(shù)，可以將多個(gè)不同制程的芯片層通過微型互聯(lián)線連接在一起，實(shí)現(xiàn)了高速、低功耗的芯片互連，其封裝結(jié)構(gòu)如圖 13 所示。

Foveros 封裝技術(shù)是將一個(gè)底層芯片放置在封裝基底上作為主動(dòng)中介層，在中介層內(nèi)部有許多的 TSV3D 硅通孔，這些硅通孔可以將上下層的凸塊連接起來，從而在頂層芯片、模塊以及系統(tǒng)的其他部分之間實(shí)現(xiàn)通信。與 EMIB 封裝相比，F(xiàn)overos 技術(shù)將凸點(diǎn)間距進(jìn)一步降低為 25~50 μm，使更多小面積、功能較簡單的小芯片能夠垂直安置在水平布置的芯片之上，從而賦予整個(gè)方案更完整的功能。Foveros 技術(shù)的獨(dú)特之處在于它對(duì)于昔日繁瑣的重新設(shè)計(jì)、測(cè)試以及流片步驟的極度簡化，該技術(shù)可以直接將各種 IP 和各類工藝的成熟解決方案封裝在一起，無需大規(guī)模的設(shè)計(jì)和整合調(diào)整，從而節(jié)省了大量的時(shí)間和資源，并且顯著地加快了產(chǎn)品的上市速度。

英特爾已將 Foveros 技術(shù)應(yīng)用于 MAX 系列 GPU所采用的 Ponte Vecchio 芯片中，這是英爾特將高性能GPU 應(yīng)用在人工智能 / 機(jī)器學(xué)習(xí)以及高性能計(jì)算領(lǐng)域的第一次認(rèn)真嘗試 [31] 。該 GPU 是英特爾首個(gè)百億億次級(jí)計(jì)算 GPU，也是唯一具有原生光線追蹤加速功能的 HPC/AI GPU，旨在加速科學(xué)可視化。

2.3.3 三星 X-Cube

X-Cube 是第一代 3D IC 晶圓級(jí)邏輯堆疊與集成技術(shù)，“X”表示 3D 中擴(kuò)展的互連密度和擴(kuò)展的功能 [32] 。X-Cube 封裝結(jié)構(gòu)如圖 14 所示，不同于 2D 平行封裝，X-Cube 3D 封裝允許多枚芯片在堆疊封裝的方式下協(xié)同工作，通過 TSV 技術(shù)將 SRAM 存儲(chǔ)芯片堆疊到主芯片上方，這種設(shè)計(jì)可以釋放更多空間，使其他組件得以更緊湊地堆疊在一起。此外，其通過 TSV技術(shù)實(shí)現(xiàn)芯片之間的連接，不僅降低了功耗，而且大幅提高了數(shù)據(jù)傳輸速率。

三星業(yè)務(wù)發(fā)展負(fù)責(zé)人在 2022 年三星晶圓代工論壇（SFF）上表示，X-Cube 封裝技術(shù)將會(huì)應(yīng)用于 5G、AI、AR 和 VR 等前沿領(lǐng)域，三星方面計(jì)劃 2024 年量產(chǎn)微凸塊類型的 X-Cube 產(chǎn)品，2026 年量產(chǎn)銅鍵合類型的X-Cube 產(chǎn)品。

2.4 Chiplet 技術(shù)興起

Chiplet 的概念最早可追溯到 20 世紀(jì) 80 年代提出的多芯片模組，2014 年華為海思和臺(tái)積電的晶圓級(jí)封裝產(chǎn)品首次應(yīng)用了這一概念 [21] 。2017 年，美國國防部高級(jí)研究計(jì)劃局（DARPA）發(fā)布了“通用異質(zhì)集成和知識(shí)產(chǎn)權(quán)復(fù)用策略”項(xiàng)目（CHIPS），這時(shí) Chiplet 才得到真正推廣。Chiplet 是一種設(shè)計(jì)概念，指將單顆集成復(fù)雜功能的 SoC 芯片分散成多顆特定功能的芯粒，再采用封裝技術(shù)將其整合在一起，構(gòu)成多功能的異構(gòu)SiP。

與傳統(tǒng)的單芯片方案相比，Chiplet 方案的設(shè)計(jì)良率更高、成本更低。研究結(jié)果表明，當(dāng)芯片面積小于10 mm 2 時(shí)，單芯片和 Chiplet 方案的良率差別很小，但當(dāng)芯片面積超過 200 mm 2 ，單芯片方案的良率將明顯低于 Chiplet 方案，降低幅度可達(dá) 20%以上。芯片良率與芯片面積、晶圓缺陷率 D 的關(guān)系如圖 15 所示，可以預(yù)期，在 700~800 mm 2 的面積上，單芯片方案的良率可能不超過 10% [33] 。Chiplet 的另一個(gè)優(yōu)勢(shì)是允許將不同工藝下的芯片封裝連接起來，這種彈性的設(shè)計(jì)方式提升了芯片封裝的靈活性，提高了先進(jìn)工藝的利用效率，同時(shí)降低了成本。

Chiplet 技術(shù)目前正在迅速發(fā)展，各大芯片廠商紛紛推出基于 Chiplet 技術(shù)的 AI 芯片產(chǎn)品，如英特爾的Stratix 10 FPGA、賽靈斯的 Vertix-7 FPGA、AMD 的第3 代 Ryzen 處理器等。這些基于 Chiplet 技術(shù)的產(chǎn)品將不斷推動(dòng)人工智能領(lǐng)域的發(fā)展，為智能設(shè)備和應(yīng)用帶來更高效、更智能的解決方案。

3 先進(jìn)封裝面臨的挑戰(zhàn)

隨著人工智能產(chǎn)業(yè)的發(fā)展，業(yè)界對(duì)高算力、高性能的 AI 芯片的需求日益提升。電子封裝對(duì)芯片起著機(jī)械支撐、環(huán)境保護(hù)、信號(hào)互連以及散熱等重要作用，為了滿足高性能 AI 芯片小型化和集成化的需求，先進(jìn)封裝技術(shù)也隨之不斷發(fā)展。但在芯片服役環(huán)境日益復(fù)雜、芯片不斷堆疊以及異質(zhì)異構(gòu)集成等因素的影響下，先進(jìn)封裝面臨諸如晶圓翹曲、電遷移、空洞裂紋以及疲勞失效等可靠性問題。

3.1 晶圓翹曲

晶圓翹曲是指在晶圓重構(gòu)工藝中，由于芯片和塑封料的熱膨脹系數(shù)（CTE） 不匹配而產(chǎn)生熱應(yīng)力的積累，從而導(dǎo)致宏觀翹曲。晶圓翹曲不僅會(huì)嚴(yán)重影響后續(xù)磨削減薄、切割等封裝步驟的工藝精度，還會(huì)帶來界面分層、焊點(diǎn)斷裂以及裂片等諸多可靠性問題 [35] 。隨著芯片集成化和大尺寸晶圓的使用，晶圓翹曲問題也愈發(fā)嚴(yán)峻，已成為影響先進(jìn)封裝可靠性的主要挑戰(zhàn)之一。

解決晶圓翹曲是個(gè)復(fù)雜的工作，需要綜合考慮封裝工藝、封裝材料以及封裝檢測(cè)等因素的影響。在封裝工藝上，可通過優(yōu)化封裝過程中溫度、濕度、冷卻速度以及氣壓等因素來減小熱應(yīng)力的影響，降低晶圓翹曲的概率；在封裝材料上，可采用與晶圓 CTE 接近的封裝材料，從而減小熱失配的影響；在封裝檢測(cè)上，需要定時(shí)使用高精度檢測(cè)設(shè)備，及早發(fā)現(xiàn)晶圓翹曲問題并采取相應(yīng)的調(diào)整措施。

3.2 焊點(diǎn)可靠性

焊點(diǎn)是封裝中最重要的互連結(jié)構(gòu)之一，起著電氣連接、溫度傳導(dǎo)以及機(jī)械支撐等重要作用。I/O 密度與凸點(diǎn)節(jié)距、結(jié)構(gòu)的關(guān)系如圖 16 所示，隨著凸點(diǎn)節(jié)距不斷縮放，I/O 密度的持續(xù)提高會(huì)給焊點(diǎn)結(jié)構(gòu)帶來愈發(fā)嚴(yán)峻的挑戰(zhàn)。

焊點(diǎn)的服役環(huán)境包括高溫、機(jī)械應(yīng)力、冷熱循環(huán)、高密度電流等。其中高溫會(huì)導(dǎo)致焊點(diǎn)出現(xiàn)金屬間化合物（IMC）增厚、力學(xué)性能退化等現(xiàn)象，具體表現(xiàn)為柯肯達(dá)爾孔洞、裂紋擴(kuò)展等失效形式；冷熱循環(huán)則會(huì)使得焊點(diǎn)產(chǎn)生疲勞蠕變等現(xiàn)象，從而導(dǎo)致焊點(diǎn)斷裂失效，失效是由于焊點(diǎn)與其他接觸結(jié)構(gòu)的 CTE 不匹配導(dǎo)致的；機(jī)械應(yīng)力包括隨機(jī)振動(dòng)、加速度、沖擊以及拉伸剪切等作用力，在載荷力的作用下，如果焊點(diǎn)材料強(qiáng)度不足，則會(huì)出現(xiàn)焊點(diǎn)斷裂、破碎等失效現(xiàn)象；當(dāng)焊點(diǎn)內(nèi)部電流密度達(dá)到 10 4 A/cm 2 時(shí)，焊點(diǎn)易發(fā)生電遷移現(xiàn)象，隨著焊點(diǎn)尺寸的不斷縮小，焊點(diǎn)電遷移現(xiàn)象愈發(fā)明顯，并常伴隨著熱遷移現(xiàn)象，電遷移和熱遷移共同作用，導(dǎo)致凸點(diǎn)下金屬化層（UBM）耗盡、空洞裂紋、IMC 極性效應(yīng)等失效現(xiàn)象。

焊點(diǎn)的服役環(huán)境是復(fù)雜多變的，往往面對(duì)的不只是一種環(huán)境載荷的作用，而是多種載荷的疊加，這導(dǎo)致失效形式難以預(yù)測(cè)。近年來已有不少學(xué)者基于多物理場(chǎng)耦合理論，采用有限元法（FEA）對(duì)焊點(diǎn)失效機(jī)理進(jìn)行研究，為實(shí)際工況下焊點(diǎn)失效行為的預(yù)測(cè)提供理論參考。此外，焊點(diǎn)材料是保證焊點(diǎn)可靠性的重要因素之一，研發(fā)高可靠性擴(kuò)散阻擋材料以及性能更優(yōu)的焊料合金，可有效提高焊點(diǎn)服役壽命。

3.3 TSV 可靠性

TSV 技術(shù)是指在芯片與芯片以及晶圓與晶圓之間制作垂直通孔，并在通孔中填充銅、鎢、多晶硅等導(dǎo)電材料，從而實(shí)現(xiàn)垂直電氣互通。TSV 可縮短信號(hào)互連長度，減少信號(hào)傳輸過程中的寄生損耗和信號(hào)延遲，能夠滿足電子器件多功能化、集成化和小型化的要求。業(yè)內(nèi)人士將 TSV 視為繼引線鍵合和倒裝芯片之后的第 3 代封裝技術(shù)。

目前 TSV 技術(shù)仍面臨諸多挑戰(zhàn)，如：硅和銅的CTE 存在較大差異，在制造 TSV 的過程中會(huì)產(chǎn)生較大的熱應(yīng)力，從而導(dǎo)致開裂分層并影響器件的電性能；填充不完全或刻蝕工藝中的貝殼效應(yīng)會(huì)導(dǎo)致 TSV 中出現(xiàn)空洞，從而使 TSV 的性能不能滿足工作要求；隨著結(jié)構(gòu)密度的不斷提高，高密度 TSV 會(huì)導(dǎo)致熱量集中，從而引發(fā)一系列熱可靠性問題。

研究人員正從材料、結(jié)構(gòu)、工藝等方面尋求解決以上問題的方案。在材料方面，通過研發(fā)新材料來抑制襯底損耗以及降低熱失配的影響；在結(jié)構(gòu)方面，同軸空氣間隙 TSV 等新結(jié)構(gòu)能降低整體的寄生電容和能量損耗；在工藝方面，田苗等 [37] 提出了一種通孔雙面分布填充的工藝，減小了 TSV 工藝的填充難度。TSV作為堆疊型封裝中最關(guān)鍵的技術(shù)之一，隨著未來新材料和新工藝的研發(fā)，將具有更廣闊的應(yīng)用前景。

3.4 RDL 可靠性

RDL 是指在晶圓表面沉積金屬層和介質(zhì)層，并形成金屬布線，對(duì) I/O 端口進(jìn)行重新布局，將其布局到新的區(qū)域，并形成面陣列排布。采用 RDL 能夠支持更多的 I/O 數(shù)量，使 I/O 間距更靈活、凸點(diǎn)面積更大。此外RDL 可以將不同種類的芯片連接在一起，在 3D 集成中，TSV 用于完成同種堆疊芯片的電氣互聯(lián)，而不同類型堆疊芯片的連接則需要 RDL 來實(shí)現(xiàn)。不同尺寸RDL 的應(yīng)用范圍如圖 17 所示，不同線寬 / 間距（L/S）的 RDL 具有不同的應(yīng)用范圍，目前主流 RDL 的 L/S仍在 5 μm 以上。

隨著半導(dǎo)體技術(shù)節(jié)點(diǎn)邁向 3 nm，高 I/O 密度對(duì)超細(xì) L/S 和高密度 RDL 提出了巨大的挑戰(zhàn)，RDL 服役可靠性面臨諸多亟待解決的問題：（1）RDL 層中介電材料和銅線之間的 CTE 差異會(huì)導(dǎo)致溫度循環(huán)過程中的銅 / 介電界面失真，從而導(dǎo)致 RDL 走線開裂； （2）傳統(tǒng)的銅 RDL 直接覆蓋有機(jī)介質(zhì)層，而不具有阻擋金屬層，這導(dǎo)致銅 RDL 間距小于 2 μm 時(shí)電場(chǎng)會(huì)迅速增加，銅會(huì)遷移到通常用作電絕緣體的有機(jī)電介質(zhì)中，從而出現(xiàn)嚴(yán)重的電可靠性問題 [38] ； （3）晶圓翹曲和芯片偏移等工藝缺陷會(huì)影響 RDL 的 L/S，影響 RDL 的精度； （4）在 RDL 制造中面臨著共面性問題，芯片擠出問題會(huì)導(dǎo)致 RDL 的斷裂和開短路故障。

保證 RDL 可靠性的同時(shí)提升 RDL 的 L/S 已成為業(yè)界研究重點(diǎn)之一。要形成厚度均勻且分辨率高的RDL 層，需要材料、工藝、設(shè)備等的進(jìn)一步發(fā)展和升級(jí)。在材料方面，需要研發(fā)合適的介電材料來減小其與銅線之間的 CTE 差異，從而減輕熱失配現(xiàn)象；在工藝和設(shè)備方面，需要設(shè)計(jì)更合適且精確的制程設(shè)備，Manz（亞智科技）公司推出了特殊的 RDL 濕法制程設(shè)備來處理沉重的基板和材料的翹曲問題。隨著未來RDL 工藝的完善，RDL 將在 FO 等先進(jìn)封裝的發(fā)展中發(fā)揮更重要的作用。

3.5 封裝散熱

7 種常見的封裝體熱量耗散途徑如圖 18 所示 [39-41] 。Q max 為可耗散的最大功率，h eff 為有效傳熱系數(shù)。雖然存在很多散熱途徑，但隨著芯片性能和功耗的不斷提升，產(chǎn)生的熱量越來越高，這對(duì)封裝的散熱性能提出了更高的要求。隨著封裝集成度的不斷提高，業(yè)界要求封裝體能夠?yàn)樘幚硇酒峁崃髅芏雀哌_(dá) 1 000 W/cm 2的熱量耗散能力 [42] 。在先進(jìn)封裝中，3D 封裝因其芯片堆疊方式，其散熱問題一直很受關(guān)注。3D 封裝散熱問題主要存在于以下 4 個(gè)方面：（1）3D 封裝需要將多個(gè)芯片堆疊在封裝體內(nèi)，芯片堆疊后發(fā)熱量增加，但散熱面積并未增加，這導(dǎo)致發(fā)熱密度增加；（2）多芯片堆疊，熱源相互接觸，熱耦合現(xiàn)象增強(qiáng)；（3）內(nèi)埋置基板中的無源器件發(fā)熱，由于有機(jī)或陶瓷基板散熱能力較差，會(huì)產(chǎn)生嚴(yán)重的熱問題； （4）封裝尺寸不斷縮小，組裝密度不斷增加，使得封裝的散熱設(shè)計(jì)不易進(jìn)行。

4 展望

隨著人工智能的火爆，面向 AI 應(yīng)用的高性能芯片的需求持續(xù)增加，F(xiàn)rost＆Sullivan 的統(tǒng)計(jì)數(shù)據(jù)顯示，預(yù)計(jì)在 2020—2026 年，全球 AI 芯片市場(chǎng)規(guī)模將以29.3％的復(fù)合增長速度持續(xù)擴(kuò)大，2023 年的市場(chǎng)總額將達(dá)到 490 億美元，全球 AI 芯片市場(chǎng)規(guī)模發(fā)展趨勢(shì)如圖 19 所示。

AI 芯片廣泛應(yīng)用于不同領(lǐng)域，應(yīng)用需求催生出具有不同特點(diǎn)和應(yīng)用場(chǎng)景的 AI 芯片，其中超低功耗 AI芯片、開源芯片、通用智能芯片是 AI 芯片的發(fā)展趨勢(shì)。超低功耗 AI 芯片的功耗通常只有幾十毫瓦，此類芯片一般應(yīng)用在智能手表、智能門鎖等智能設(shè)備中，可顯著降低電量消耗，從而減少維護(hù)成本 [43] ；芯片領(lǐng)域的技術(shù)門檻以及相關(guān)知識(shí)產(chǎn)權(quán)的限制會(huì)阻礙 AI 芯片的創(chuàng)新和發(fā)展，開源芯片的普及能夠讓所有人享受到最新的成果，促進(jìn)行業(yè)整體的發(fā)展；AI 芯片需要不斷調(diào)整技術(shù)架構(gòu)來適應(yīng)人工智能多變的算法，使成本和技術(shù)難度不斷提升，通用智能芯片可以根據(jù)算法需求自動(dòng)調(diào)整技術(shù)框架，具有較好的靈活性和適應(yīng)性。

伴隨著 AI 芯片的智能化和多功能化，具有異構(gòu)集成、精密互連等技術(shù)特點(diǎn)的先進(jìn)封裝技術(shù)也不斷得到研發(fā)，以便滿足 AI 芯片高算力、低功耗以及小型化等的需求。全球封測(cè)技術(shù)目前正經(jīng)歷從傳統(tǒng)封裝向先進(jìn)封裝的轉(zhuǎn)型，先進(jìn)封裝將成為未來封測(cè)市場(chǎng)的主要增長點(diǎn)，根據(jù)市場(chǎng)研究機(jī)構(gòu) Yole 的預(yù)測(cè)，全球先進(jìn)封裝市場(chǎng) 2019—2025 年的復(fù)合年增長率為 6.6％，2024年先進(jìn)封裝市場(chǎng)規(guī)模將接近 440 億美元。與此同時(shí)，Yole 預(yù)測(cè) 2019—2025 年全球傳統(tǒng)封裝復(fù)合年增長率僅為 1.9％，增速遠(yuǎn)低于先進(jìn)封裝。2016—2025 年全球集成電路封裝產(chǎn)業(yè)結(jié)構(gòu)如圖 20 所示。在未來的先進(jìn)封裝市場(chǎng)，具有 TSV、RDL、Interposer、Chiplet 等技術(shù)特點(diǎn)的先進(jìn)封裝將擁有廣闊的市場(chǎng)前景。

5 結(jié)束語

放眼未來，AI 芯片將朝著低功耗芯片、開源芯片、通用芯片等方向發(fā)展，與之相應(yīng)的先進(jìn)封裝技術(shù)也將不斷革新和進(jìn)步。在未來的封測(cè)市場(chǎng)，先進(jìn)封裝成長性要顯著優(yōu)于傳統(tǒng)封裝，先進(jìn)封裝的市場(chǎng)占比將持續(xù)提高。借由 3D-IC、Chiplet 等先進(jìn)封裝技術(shù)，AI 芯片將集智能化、多功能化、小型化于一體，實(shí)現(xiàn)性能、成本、功耗多方面的優(yōu)化升級(jí)。

先進(jìn)封裝技術(shù)在為半導(dǎo)體產(chǎn)業(yè)帶來機(jī)遇的同時(shí)，也面臨晶圓翹曲、封裝散熱、電遷移以及疲勞失效等多方面的挑戰(zhàn)。在后摩爾時(shí)代實(shí)現(xiàn)和保障先進(jìn)封裝的規(guī)?；瘧?yīng)用，需要持續(xù)研究和優(yōu)化封裝材料、晶圓工藝、設(shè)計(jì)仿真等多方面的內(nèi)容，以保證封裝產(chǎn)品的工作性能和服役壽命。

目前 Chiplet、3D-IC 等先進(jìn)封裝技術(shù)仍處于發(fā)展階段，人工智能、高性能計(jì)算等市場(chǎng)需求將加速集成電路的發(fā)展，不斷牽引先進(jìn)封裝向前發(fā)展突破。作為延續(xù)摩爾定律的關(guān)鍵路徑，先進(jìn)封裝將擁有廣闊的市場(chǎng)前景。

審核編輯 黃宇