深入分析時鐘信號走在PCB的表層到底有什么風險？

高速先生成員--黃剛

首先不要質(zhì)疑前輩們的話，時鐘信號的確最好不要放在表層，哪怕是你認為很低頻的時鐘，像25MHz、100MHz、156.25MHz這些時鐘。做多了高速串行信號設計的工程師們可能只會覺得高速信號不應該放在表層，原因給出得也非常合理，例如表層的阻抗加工誤差會比較大，高速信號對阻抗的要求很高；又或者表層的綠油損耗很大，高速信號對損耗的要求也很高等等，似乎都覺得速率高的信號才值得應該重視。

的確，高速信號有著它們的設計難點，但是如果你認為一個100MHz的時鐘信號就可以隨便走線都沒問題的話，那可能也有失偏頗了！高速先生馬上就告訴大家一個“殘酷”的事實，100MHz的時鐘信號也可以是很“高速”的信號。時鐘的頻率低不代表沒有更高頻的能量，頻率低只是時鐘信號外在的一個掩飾，它最可怕的地方其實是在。。。它的上升下降沿！

我們可以看這兩個頻率一樣的時鐘信號，什么叫頻率一樣，應該不用過多說明了吧。

它們的差別只是在上升/下降沿的時間不同。沒錯，就是因為這個差別，它們包含的高頻分量就差很老遠了。紅色的信號上升/下降沿很快，從頻率分量看，它的高頻分量更為豐富，而藍色的時鐘信號則相反。所以，它們可以叫做頻率相同，但是高速程度不同的時鐘信號。

那時鐘高頻分量多有什么風險呢？高頻分量多的話能量就很容易不受控制的到底亂竄，如果剛好加上時鐘信號走在表層的話，整個效果就像下面這個場景一樣了。

對，鋪墊了半天，今天我們要分析的就是時鐘信號的EMI輻射問題。上面都是定性的去分析，下面我們將以一個具體的PCB設計案例來進行定量的展示。一個很簡單的時鐘信號走線設計，由于兩個芯片距離很近，時鐘的頻率也只有25MHz，那設計工程師就直接表層走過來就完事了！

我們拿到收發(fā)芯片的仿真模型，去仿真這條短時鐘鏈路的波形，由于有一個源端的串阻進行端接，加上時鐘頻率也就25MHz，因此波形質(zhì)量沒太多的問題。

除了仿真時鐘信號的波形外，高速先生還順帶仿真了下時鐘信號對這塊PCB板在遠場時的EMI輻射。仿真結果如下：可以看到，雖然只是25MHz的時鐘，但是對遠場EMI的影響可以cover到10倍以上的基頻。當然了，這個結果其實也是滿足EMC指標的，畢竟走線很短，而且還有端接。

那看起來就是沒啥問題嘛！高速先生從來都很嚴謹，于是我們就對比同一塊板子上另外一根同頻率但是走線內(nèi)層的時鐘信號，這根信內(nèi)層信號時鐘還更長。

同樣的，我們對這根內(nèi)層時鐘進行仿真，在良好端接的情況下，時鐘信號的波形也是沒問題的。

我們也進一步仿真下這根內(nèi)層時鐘的遠場EMI結果，會發(fā)現(xiàn)這根長度長好幾倍的內(nèi)層時鐘的EMI輻射量級居然還比表層的這根這么短的時鐘在量級還小差不多10db。

做到這里其實應該能說明問題了，但是高速先生還額外再仿真一種case，那就是這根短的表層時鐘走線如果端接不理想或者沒端接的時候呢？波形質(zhì)量變差的同時對EMI輻射的影響會不會加劇呢？那我們繼續(xù)往下做，我們把這個PCB設計中的串阻不用，也就是直接短路，不加串阻的情況下，由于反射沒有被端接，接收端的波形會產(chǎn)生過沖，在我們的預料之中。

關鍵我們要看在這樣的情況下，EMI的輻射情況是怎么樣的？從下面的結果可以看到，在時鐘信號端接不好的情況下，不僅會影響信號質(zhì)量，而且會產(chǎn)生更多的高頻分量，EMI的輻射量級對比端接理想的情況下，居然足足惡化了10db，不敢想象，如果走線長度更長的話，惡化的程度估計就更厲害了。

最后總結一下吧，時鐘信號的上升沿就是一個難點所在，除了對上升沿本身的單調(diào)性要求外，上升時間如果很小的話，就會出現(xiàn)上面說的信號過沖和EMI輻射的惡化。有的產(chǎn)品不僅要重視信號質(zhì)量本身，對EMC的要求也很高。因此不要小看這百來MHz的時鐘信號，有一些設計經(jīng)驗還是應該去重視和遵循的哈！


審核編輯 黃宇