用于不同體態(tài)芯片互連的凸點(diǎn)制備及性能表征

共讀好書

陳聰 李杰 姜理利 吳璟 張巖 郁元衛(wèi) 黃旼 朱健

（南京電子器件研究所 微波毫米波單片集成和模塊電路重點(diǎn)實(shí)驗(yàn)室）

摘要：

隨著輕量化、小型化及模塊功能多樣化的發(fā)展，由二維平面到三維高度上的先進(jìn)封裝技術(shù)應(yīng)運(yùn)而生。微凸點(diǎn)作為實(shí)現(xiàn)芯片到圓片異構(gòu)集成的關(guān)鍵結(jié)構(gòu)，可有效縮短信號傳輸距離，提升芯片性能。利用電沉積法在 Si基板上以 Cu作支撐層、Ni作阻擋層淀積微米級別的 Au/Sn凸點(diǎn)，所制得的多層凸點(diǎn)直徑約 60 μm、高度約 54 μm，其高度可控、尺寸可調(diào)，并研究了 Die內(nèi)凸點(diǎn)高度的一致性，同時(shí)對凸點(diǎn)進(jìn)行了剪切強(qiáng)度和推拉力測試。結(jié)果表明，Die內(nèi)凸點(diǎn)高度均勻性≤2%，剪切力可達(dá) 61.72 g以上，與化合物芯片（另一側(cè)為 Au）鍵合后推拉力可達(dá) 7.5 kgf，可實(shí)現(xiàn)與化合物芯片的有效集成。

引言

隨著異構(gòu)集成模塊功能和特征尺寸的不斷增加、芯片尺寸的不斷減小，I/O 數(shù)量相應(yīng)大幅增加，對芯片的布線密度提出了更加苛刻的要求。三維異構(gòu)集成技術(shù)的誕生為此提供了解決思路［1?3］，通過對立體空間的充分利用實(shí)現(xiàn)高密度、多材料的芯片堆疊，在降低功耗、提升性能的同時(shí)使得電子產(chǎn)品的尺寸和質(zhì)量得以大幅縮減［4?6］。而金屬/焊料微凸點(diǎn)之間的互連是實(shí)現(xiàn)芯片三維疊層的關(guān)鍵，為了提高芯片三維疊層封裝互連的可靠性，制備出具有高互連可靠性的微凸點(diǎn)對微電子封裝技術(shù)的進(jìn)一步發(fā)展具有重要的作用。

與傳統(tǒng)的引線鍵合相比，凸點(diǎn)結(jié)構(gòu)使得互連長度更短，互連電阻和電感更小，器件的電性能得到了明顯提高和改善。與此同時(shí)，芯片工作時(shí)產(chǎn)生的熱可通過凸點(diǎn)直接傳到基板上，大幅提高了散熱性能。更為重要的是，凸點(diǎn)可呈周邊式和面陣式分布，提高了封裝密度，縮減了封裝體積。以 Au/Sn合金為例，作為半導(dǎo)體后道封裝中常用的焊料之一，因其優(yōu)良的導(dǎo)熱和導(dǎo)電性、潤濕性、耐腐蝕性和抗蠕變性以及在焊接中無需助焊劑等優(yōu)點(diǎn)在三維封裝技術(shù)中得到了廣泛應(yīng)用［7?8］。對于 Au/Sn 合金而言，比例控制至關(guān)重要，這將決定金屬間化合物的組合，從而決定鍵合的質(zhì)量，比例的差異將導(dǎo)致膜組成發(fā)生變化而脫離共融數(shù)值，從而降低鍵合特性［9］ 。

目前，因凸點(diǎn)下金屬層（UBM）和凸點(diǎn)沉積工藝的不同，相應(yīng)的凸點(diǎn)制備工藝存在較大差異。常用的凸點(diǎn)制備技術(shù)主要包括：蒸發(fā)/濺射沉積法、絲網(wǎng)印刷法、植球法和電沉積法等。隨著凸點(diǎn)尺寸及節(jié)距的減小，絲網(wǎng)印刷法、植球法等的成本急劇上升，電沉積法成為小尺寸微凸點(diǎn)制備的唯一選擇［10］ ，具有 工 藝 簡 單 、易 于 批 量 生 產(chǎn) 及 凸 點(diǎn) 定 位 精 確 等優(yōu)點(diǎn)。

本文利用電沉積法在 Si 基板上以 Cu 作支撐層、Ni作阻擋層淀積微米級別的 Au/Sn 凸點(diǎn)，前者用于增加凸點(diǎn)高度，后者用于實(shí)現(xiàn)芯片互連。在對其外觀形貌進(jìn)行監(jiān)測的基礎(chǔ)上研究單個(gè)電路單元（Die）內(nèi)凸點(diǎn)高度的一致性，同時(shí)對凸點(diǎn)進(jìn)行相關(guān)性能測試，主要包括剪切強(qiáng)度和推拉力測試，以評估該工藝方法下所制備的 Au/Sn凸點(diǎn)的可靠性。

1 實(shí)驗(yàn)

1.1 試樣制備

以直流模式自下而上依次進(jìn)行 Cu?Ni?Au/Sn四層金屬凸點(diǎn)材料的淀積，整體高度控制在 50 μm左右。其中，Cu?Ni?Sn的電沉積由德國微電鍍技術(shù)（MOT）公司所生產(chǎn)的電鍍系統(tǒng)完成，Au 的淀積由上海新陽晶圓水平電鍍系統(tǒng)完成，相應(yīng)的藥水均由對應(yīng)廠家提供。工藝過程中，在維持添加劑濃度適當(dāng)?shù)那疤嵯峦ㄟ^調(diào)節(jié)電流密度、電流值及工藝時(shí)間，以改善凸點(diǎn)表面形貌及高度的一致性，進(jìn)而對相關(guān)工藝參數(shù)進(jìn)行固定。需要指出的是，本文所制得的 Au/Sn凸點(diǎn)的高度及厚度比例是經(jīng)過篩選的，包括 Au/Sn=6 μm/4 μm，6 μm/5 μm，6 μm/6 μm，8 μm/7 μm，10 μm/10 μm 及 5 μm/5 μm 等。最終的驗(yàn)證結(jié)果表明，Au/Sn比例接近于 1/1，Sn層高度適當(dāng)（5~6 μm）時(shí)，效果相對較優(yōu)。具體工藝參數(shù)的設(shè)定與圓片的占空比及目標(biāo)高度有關(guān)，故此處僅說明相 關(guān)的 電流 密度 ，具體 為：Ni ? 2.5ASD、Au ?0.3ASD、Sn?2ASD（ASD，指電極單位面積所通電的安培數(shù)，常以 A/dm2 表示），并根據(jù)測試結(jié)果進(jìn)一步確定工藝時(shí)間。作為支撐層的 Cu層較高，對于整個(gè)凸點(diǎn)高度的一致性起著決定性影響，故需對淀積Cu 的工藝參數(shù)進(jìn)行一定篩選。若不考慮相關(guān)前置工藝，四層金屬凸點(diǎn)的電沉積過程如圖 1所示。

1.2 檢測方法

試樣工藝完成后去膠、腐蝕、甩干，并進(jìn)行相關(guān)檢驗(yàn)，主要包括：利用金相顯微鏡觀測 Au/Sn 凸點(diǎn)表面形貌；采用 P?17 臺階儀測量圓片及 Die 內(nèi)凸點(diǎn)高度，并計(jì)算高度一致性；制樣后利用掃描電子顯微鏡（SEM）觀測凸點(diǎn)整體形貌及各層金屬厚度；利用剪切力測試設(shè)備測試其剪切強(qiáng)度；在與化合物芯片鍵合后（另一側(cè)為 Au）利用拉力測試裝置進(jìn)行推拉力測試，以評估其鍵合質(zhì)量。

2 結(jié)果與分析

2.1 關(guān)鍵工藝參數(shù)篩選

凸點(diǎn)各層金屬自下而上分別為 Cu/Ni/Au/Sn，作為支撐層的 Cu層較高，對于整個(gè)凸點(diǎn)高度的一致性起著決定性影響。因此，首先對 Cu淀積時(shí)的工藝參數(shù)進(jìn)行篩選，此處選取關(guān)鍵工藝參數(shù)，即電流密度，以研究不同電流密度下圓片內(nèi)九點(diǎn)區(qū)域處（自上而下、從左到右）Cu/Ni凸點(diǎn)的高度差異，并對圓片內(nèi)凸點(diǎn)的一致性進(jìn)行驗(yàn)證，具體結(jié)果見表 1。結(jié)果 表 明 ，3ASD 下電 沉積 速率 約為 0.6 μm/min，5ASD 電沉積速率約為 1.0 μm/min，這一數(shù)值同理論 Cu 電沉積速率相吻合。但因理論占空比與實(shí)際值存在差異，故實(shí)際高度值與理論值有所偏差。同時(shí)，受限于機(jī)臺，在相同工藝條件下 Cu/Ni凸點(diǎn)的片間重復(fù)性較差?？梢悦鞔_的是，就一致性而言，3ASD下 Cu/Ni凸點(diǎn)的片內(nèi)均勻性相對較優(yōu)。

為進(jìn)一步對比不同電流密度下 Cu/Ni凸點(diǎn)的差異性，分別對 3ASD 和 5ASD 下所制得的微凸點(diǎn)進(jìn)行劃片后觀測，結(jié)果如圖 2 所示。結(jié)果表明，3ASD下所制得的凸點(diǎn)較為平整，表面無明顯傾斜。這是因?yàn)殡S著電流密度的增加，陰極極化作用隨之增強(qiáng)，但當(dāng)其過高時(shí)，鍍層表面分布極不均勻平整，各點(diǎn)間生長速率存在差異，進(jìn)而導(dǎo)致鍍層質(zhì)量下降。因此，綜合考慮時(shí)間成本和鍍層質(zhì)量，本文選擇3ASD作為最佳電流密度。

就芯片到圓片的堆疊（D2W）工藝而言，Die 內(nèi)凸點(diǎn)高度的一致性較片內(nèi)均勻性而言更為重要，故進(jìn)一步對 3ASD 下九點(diǎn)區(qū)域處 5 連續(xù) Cu/Ni凸點(diǎn)的一致性進(jìn)行測量，此處選#2片，具體結(jié)果見表 2。結(jié)果顯示，雖然片內(nèi)均勻性不佳，但各個(gè)區(qū)域內(nèi) Cu/Ni凸點(diǎn)高度波動不大，5連續(xù)凸點(diǎn)（A?E）高度均勻性最高不超過 0.7%，此處一致性計(jì)算方法為：最大偏差/均值/2×100%。

2.2 形貌分析

采用直流模式進(jìn)行電沉積工藝，在 Cu柱頂端進(jìn)一步沉積一層 Ni進(jìn)而制備 Au/Sn 凸點(diǎn)，其中，Ni作阻擋層。電沉積工藝所得 Au/Sn 凸點(diǎn)如圖 3 所示，其直徑約為 65 μm，表面圓滑，尺寸均勻，可見分層明顯。需要注意的是，Au 電鍍液含氰，所用光刻膠存在不耐受的問題，故在電沉積 Au 時(shí)存在細(xì)微的外擴(kuò)現(xiàn)象，因此，在工藝開發(fā)時(shí)需考慮外擴(kuò)量，以保證 Au/Sn層厚度均滿足要求。

2.3 高度均勻性分析

上述對最佳電流密度進(jìn)行篩選時(shí)，但尚未對淀積 Au/Sn后整個(gè)凸點(diǎn)的一致性進(jìn)行驗(yàn)證，故在圓片內(nèi)隨機(jī)抽取 1 個(gè) Die，其中共包括 183 個(gè)凸點(diǎn)，利用臺階儀測量所有 Au/Sn 凸點(diǎn)的高度，結(jié)果見圖 4。測量結(jié)果顯示，在抽取的單個(gè) Die內(nèi)，Au/Sn凸點(diǎn)高度分布于 54.07~54.61 μm 之間，最大偏差不超過0.54 μm，高度均值為 54.34 μm，一致性高達(dá) 0.5%。

凸點(diǎn)整體高度關(guān)系著能否鍵合完全，而 Au/Sn凸點(diǎn)比例控制則決定著鍵合質(zhì)量。為更精確地獲取 Au/Sn 各層高度，劃片后對其進(jìn)行截面分析，得到如圖 5所示的 Au/Sn凸點(diǎn)剖面圖形。圖中，Cu層與 Au層之間存在清晰的界面，而 Ni層與 Cu層之間的界面并不清晰。一方面，Ni層相對較?。涣硪环矫?，制樣過程中的切削在一定程度上對 Ni層有所掩蓋。同樣，由于自擴(kuò)散作用的存在，Au相與 Sn相之間的界面相對模糊，若忽略測量誤差，Au相與 Sn相的厚度比例約為 5.95 μm/5.13 μm，接近于 1/1。

為更好地分析此工藝條件下 Au/Sn 凸點(diǎn)的比例 是 否 合 適 ，對 樣 品 進(jìn) 行 了 回 流 ，回 流 條 件 為280℃，回流后得到的 Au/Sn 凸點(diǎn)形貌如圖 6 所示。由圖可見，回流后 Au/Sn 凸點(diǎn)呈“蘑菇狀”，表面圓滑，形成了明顯的 Au/Sn 共晶組織。同時(shí)，表層金屬 Sn 在回流后未沿凸點(diǎn)邊緣外溢，表明 Sn 含量相對合適。

2.4 剪切力測試

對于微凸點(diǎn)工藝可靠性而言，剪切強(qiáng)度是衡量封裝質(zhì)量的一個(gè)重要指標(biāo)。為評判圓片內(nèi)凸點(diǎn)的整體剪切強(qiáng)度，隨機(jī)抽取 40只芯片，利用剪切測試儀對單個(gè)凸點(diǎn)的剪切力進(jìn)行檢驗(yàn)，剪切位置大致位于凸點(diǎn)自下而上 1/4處。實(shí)驗(yàn)依據(jù)標(biāo)準(zhǔn)條款為檢驗(yàn)標(biāo)準(zhǔn)GJB548B，測試數(shù)據(jù)如表 3所示。測試結(jié)果表明，單個(gè)凸點(diǎn)剪切力的平均值為67.74 g，最大值為71.40 g，最小值為 61.72 g，整體數(shù)值相差不大。由此可見，底層金屬 Cu 鍍層質(zhì)量相對良好，個(gè)體差異較小，這一點(diǎn)同電沉積Cu后的表觀形貌觀測結(jié)果相吻合。

2.5 鍵合界面分析

共晶鍵合的質(zhì)量和可靠性很大程度上依賴界面金屬化合物（IMC）的組成及微結(jié)構(gòu)。因此，將加工有 Au/Sn凸點(diǎn)的 Si基芯片與化合物芯片（另一側(cè)為 Au）進(jìn)行鍵合，并對鍵合界面進(jìn)行分析，鍵合界面如圖 7 所示。由圖可見，鍵合后可見明顯的 Cu?Ni分層及 Ni?Au/Sn 化合物分層，前者是因?yàn)殡姵练eCu后未及時(shí)進(jìn)行 Ni層的淀積，導(dǎo)致 Cu層表面存在氧化。同時(shí)，不存在表層金屬 Sn沿凸點(diǎn)邊緣大量外溢的現(xiàn)象，表明 Sn 含量相對合適，但因制樣問題界面較為粗糙，未見明顯的 Au/Sn共晶組織。

為更好地確定鍵合后界面金屬的組成，采用SEM 對選定的 7 個(gè)區(qū)域的界面金屬進(jìn)行了成分分析，通過光譜確定界面共晶體的化學(xué)成分，從而判斷化合物組成構(gòu)成形式，數(shù)據(jù)結(jié)果見表 4。由表可知，區(qū)域 1、2均為電沉積所制備的 Cu層；區(qū)域 3為電沉積所制備的 Ni層；區(qū)域 4為 Ni與 Au/Sn化合物界面，若僅考慮 Au/Sn 共晶相，因擴(kuò)散作用形成了ε相［6］（AuSn 2 ），該相具有較大的脆性；區(qū)域 5、6 皆形成了ξ相（Au 5 Sn），厚度相對較厚，可有效保證鍵合強(qiáng)度。Au/Sn相圖表明，富 Sn的 η（AuSn 4 ）首先形成于217℃，ε相（AuSn 2 ）形成于 252℃，δ相（AuSn）形成于281℃，而在278℃時(shí)，共晶組織隨著δ和ξ的液相反應(yīng)開始轉(zhuǎn)變，隨著溫度的進(jìn)一步升高，ξ相將繼續(xù)生長，且晶相生長機(jī)制不再發(fā)生變化。因 Ni的導(dǎo)熱性弱于Au，故在靠近 Ni層的區(qū)域 4 多形成 ε相。需要注意的是，區(qū)域 4處 γ相 AuSn 2 若與 Ni反應(yīng)生成（Au，Ni，Sn）這一復(fù)雜的三相金屬間化合物，其焊接效果將大大降低，這一點(diǎn)仍需后續(xù)進(jìn)行實(shí)驗(yàn)論證。

2.6 推拉力測試

為更直觀地反映鍵合質(zhì)量，加工有 Au/Sn凸點(diǎn)的 Si基芯片在熱回流后將其與化合物芯片（另一側(cè)為 Au）進(jìn)行鍵合，并對鍵合后的整個(gè)芯片進(jìn)行推拉力測試，此處鍵合方式為 D2W，具體推拉力測試結(jié)果見表 5。結(jié)果顯示，鍵合后的整個(gè)芯片推拉力均值為 8.211 kgf，最小值為 7.610 kgf，均在 7.5 kgf 以上，滿足＞5.0 kgf的使用要求。同時(shí)進(jìn)一步檢驗(yàn)其鍵合質(zhì)量，Au/Sn單個(gè)凸點(diǎn)的直徑約為 65 μm，化合物芯片與之對應(yīng)的鍵合區(qū)域?yàn)檫呴L約 80 μm 的正方形，故單個(gè)鍵合區(qū)域面積為 3.318×103 μm 2 ，整個(gè) Die內(nèi)共 183 個(gè)凸點(diǎn)，整個(gè)鍵合區(qū)域面積為 6.10×10-7m2 ，平均鍵合強(qiáng)度為 134.6 Mpa。

3 結(jié)論

利用電沉積法在 Si 基板上以 Cu 作支撐層、Ni作阻擋層淀積微米級別的 Au/Sn凸點(diǎn)，制得的多層金屬凸點(diǎn)直徑約 60 μm、高度約 54 μm，其高度可控、尺寸可調(diào)，Die 內(nèi)凸點(diǎn)高度一致性≤2%，有效改善了高尺寸下金屬凸點(diǎn)的均勻性，使得與異質(zhì)芯片D2W 互連的可靠性提高。同時(shí)，通過前期對 Au/Sn比例的篩選，確定 Au/Sn 實(shí)際比例接近于 1/1 時(shí)效果相對較優(yōu)，經(jīng)回流后可形成表面圓滑的“蘑菇狀”凸點(diǎn)，共晶組織明顯，與化合物芯片鍵合后發(fā)現(xiàn)界面多為 Au 5 Sn 相。此外，剪切力和推拉力測試結(jié)果表明，最小剪切力為 61.72 g，整體數(shù)值相差不大，鍵合后推拉力達(dá) 7.5 kgf及以上，為實(shí)現(xiàn)不同體態(tài)芯片的異質(zhì)異構(gòu)集成打下了良好的基礎(chǔ)。

審核編輯 黃宇