基于D觸發(fā)器的音頻信號發(fā)生器電路圖 D觸發(fā)器的工作原理和脈沖特性

一、D觸發(fā)器的基本概念

D觸發(fā)器（Data Flip-Flop或Delay Flip-Flop）是數(shù)字電子電路中一種重要的存儲器件，主要用于存儲1位二進(jìn)制數(shù)據(jù)。它具有記憶功能，能夠在特定的時鐘脈沖作用下，將輸入端的信號狀態(tài)鎖存到輸出端，并保持該狀態(tài)直到下一個時鐘脈沖的到來。D觸發(fā)器是數(shù)字邏輯電路中構(gòu)成多種時序電路的基本邏輯單元，因此在數(shù)字系統(tǒng)和計算機(jī)中有著廣泛的應(yīng)用。

二、D觸發(fā)器的工作原理

時鐘信號CK通過倒相器生成反相信號CZ。D端是D觸發(fā)器的信號輸入。Q和QZ是D觸發(fā)器的輸出端。QZ通過G5輸出Q的反相信號。為了便于文字表達(dá)，通常用CZ和QZ表示!CK和!Q(用“!”表示取反NOT，和上劃線表示一樣，讀“bá”)。

G1和G2形成回路。G1的輸出通過G2連接到G1的輸入，稱為反饋(feed back)。同理，G3和G4也形成反饋回路。

當(dāng)CK為高電平時，T1導(dǎo)通，輸入端D的信號通過G1和G2的反饋回路，使得G1的輸出始終保持為D的反相電平。此時，T2截止，呈現(xiàn)高阻狀態(tài)，G3不能接受G1的輸出，而是通過G3和G4的反饋回路，保持其原有的信號。

當(dāng)CK為低電平時，T1截止，呈現(xiàn)高阻狀態(tài)，G1不能接受D的輸入信號，而是保持T1導(dǎo)通時輸入的信號。而T2導(dǎo)通，G3接受G1的輸出信號，將改變其輸出Q的信號。

等到下一個時鐘信號CK再為高電平時下一個D信號才能進(jìn)入這個D觸發(fā)器。

CK為高電平期間，稱為保持狀態(tài)。CK為低電平期間，稱為傳輸狀態(tài)。

這種由時鐘控制的電路，稱為時序電路。這是由于D觸發(fā)器與時鐘信號控制來決定其信號的狀態(tài)，而且能夠保持一定的電平，所以稱為具有記憶功能的電路。

其中，由T1、G1、G2構(gòu)成的電路，以及由T2、G3、G4構(gòu)成的電路都稱為鎖存器(latch)。

這種D觸發(fā)器的類型稱為主從觸發(fā)器(master-slave)。前一個鎖存器為主觸發(fā)器，后一個鎖存器為從觸發(fā)器。

三、D觸發(fā)器的電路結(jié)構(gòu)

觸發(fā)器主要有兩種電路結(jié)構(gòu)，CMOS邏輯門如圖，和傳輸門構(gòu)成的D觸發(fā)器如圖所示。

圖為CMOS邏輯門構(gòu)成D觸發(fā)器

圖為傳輸門構(gòu)成D觸發(fā)器

兩種電路結(jié)構(gòu)實現(xiàn)的D觸發(fā)器功能一模一樣，我們以圖2-1為例來分析觸發(fā)工作原理。如圖2-1所示：在clk上升沿到來之前，D輸入端無論輸入任何值觸發(fā)器狀態(tài)不會改變，次態(tài)等于現(xiàn)態(tài)。當(dāng)時鐘上升沿到來時，與時鐘信號連接的非門產(chǎn)生的短暫延遲，使得觸發(fā)器狀態(tài)置成D輸入端的狀態(tài)。

四、D觸發(fā)器的脈沖特性

D觸發(fā)器的脈沖特性主要體現(xiàn)在其觸發(fā)方式上，主要分為電平觸發(fā)和邊沿觸發(fā)兩種。

1. 電平觸發(fā)

電平觸發(fā)D觸發(fā)器在時鐘脈沖（CP）等于某一特定電平（如高電平）時即可觸發(fā)。這種觸發(fā)方式相對簡單，但在實際應(yīng)用中容易受到干擾，因為只要CP保持在該電平，輸入端D的狀態(tài)變化就可能影響觸發(fā)器的輸出。因此，電平觸發(fā)D觸發(fā)器的抗干擾能力較弱。

2. 邊沿觸發(fā)

邊沿觸發(fā)D觸發(fā)器在時鐘脈沖的上升沿或下降沿觸發(fā)。這種觸發(fā)方式具有更強(qiáng)的抗干擾能力，因為輸入信號D的狀態(tài)變化只有在時鐘脈沖的邊沿到來時才會被觸發(fā)器捕獲并鎖存。邊沿D觸發(fā)器也被稱為維持-阻塞邊沿D觸發(fā)器，因為它在CP=1期間具有維持阻塞作用，即D端的數(shù)據(jù)狀態(tài)變化不會影響觸發(fā)器的輸出狀態(tài)。

邊沿觸發(fā)D觸發(fā)器的脈沖特性可以進(jìn)一步細(xì)化為以下幾個方面：

建立時間（t_set）：指輸入信號D在時鐘脈沖邊沿到來之前必須保持穩(wěn)定的最小時間。這是為了確保D端的數(shù)據(jù)在觸發(fā)器翻轉(zhuǎn)前已經(jīng)穩(wěn)定地傳輸?shù)絻?nèi)部邏輯電路中。

保持時間（t_hold）：指時鐘脈沖邊沿到來之后，輸入信號D必須繼續(xù)保持穩(wěn)定的最小時間。這是為了防止在觸發(fā)器翻轉(zhuǎn)過程中，D端的數(shù)據(jù)發(fā)生變化而導(dǎo)致輸出狀態(tài)錯誤。

傳輸延遲（t_pd）：指從時鐘脈沖邊沿到來到觸發(fā)器輸出狀態(tài)穩(wěn)定所需的時間。這是觸發(fā)器內(nèi)部邏輯電路處理輸入信號并產(chǎn)生輸出響應(yīng)的時間延遲。

五、D觸發(fā)器的應(yīng)用

D觸發(fā)器在數(shù)字系統(tǒng)和計算機(jī)中有著廣泛的應(yīng)用，主要包括以下幾個方面：

1. 時序控制

D觸發(fā)器可以用于時序電路中，通過控制時鐘脈沖的序列來控制電路的狀態(tài)變化。例如，在計數(shù)器電路中，D觸發(fā)器可以存儲和傳遞計數(shù)信息，實現(xiàn)計數(shù)的功能。

2. 寄存器

D觸發(fā)器可以作為寄存器的基本單元，用于存儲和傳輸數(shù)據(jù)。在數(shù)字系統(tǒng)中，寄存器是存儲數(shù)據(jù)的重要部件，D觸發(fā)器通過其記憶功能，能夠穩(wěn)定地保存數(shù)據(jù)并在需要時將其輸出。

3. 波形發(fā)生器

通過特定的連接方式和時鐘脈沖序列，D觸發(fā)器可以生成各種波形信號。例如，利用D觸發(fā)器的翻轉(zhuǎn)功能，可以產(chǎn)生方波、鋸齒波等周期性波形信號。

4. 同步電路

在同步電路中，D觸發(fā)器用于同步不同部分的時鐘信號，確保整個電路按照統(tǒng)一的時鐘節(jié)拍工作。這有助于減少電路中的時序錯誤和信號沖突。

D觸發(fā)器作為數(shù)字電子電路中的重要存儲器件，具有記憶功能和多種觸發(fā)方式。其結(jié)構(gòu)主要由存儲單元和控制單元組成，通過控制時鐘脈沖的序列和D端的輸入信號來實現(xiàn)對輸出狀態(tài)的控制。D觸發(fā)器的功能包括置0、置1、保持和翻轉(zhuǎn)等，這些功能使得D觸發(fā)器在時序控制、計數(shù)器、寄存器和波形發(fā)生器等領(lǐng)域有著廣泛的應(yīng)用。隨著數(shù)字技術(shù)的不斷發(fā)展，D觸發(fā)器的性能和功能也將不斷提升和完善。

六、基于D觸發(fā)器的音頻信號發(fā)生器電路圖

這是一個用D觸發(fā)器組成音頻信號發(fā)生器，電路原理圖如圖所示。

在電源接通后的瞬間，Q1端(第1腳)輸出為高電平，該高電平通過RP2向C2充電，當(dāng)C2端電壓上升到復(fù)位電平時，Q1 端變?yōu)榈碗娖剑珻2通過二極管VD2向Q1端放電。此時!Q1(Q1的取反)輸出端(第2腳)變?yōu)楦唠娖剑摳唠娖酵ㄟ^RP1向C1充電。當(dāng)C1端電壓上升到置位電平時，觸發(fā)器翻轉(zhuǎn)，Q1變?yōu)楦唠娖剑?Q1變?yōu)榈碗娖?，Q1端的高電平向C2充電，C1通過二極管VD1向變?yōu)榈碗娖降?Q1端放電，如此不斷循環(huán)，在Q1和!Q1端交替出現(xiàn)高、低電平，形成振蕩。因此該電路是一個無穩(wěn)態(tài)的振蕩器。QI 端的振蕩信號通過電阻R1加到三極管V1的基極，經(jīng)過V1放大后推動揚(yáng)聲器BP發(fā)出響亮的音頻聲。