差分時(shí)鐘驅(qū)動(dòng)器和終端

１. 介紹

差分時(shí)鐘被廣泛用于實(shí)現(xiàn)高速、耐噪聲的時(shí)鐘傳輸。鐘表制造商包括愛普生在內(nèi)的公司提供各種格式的差分時(shí)鐘產(chǎn)品，有必要做出適當(dāng)?shù)母鶕?jù)系統(tǒng)要求進(jìn)行選擇。愛普生提供三種差分時(shí)鐘產(chǎn)品標(biāo)準(zhǔn)格式：LV-PECL、LVDS和HCSL，現(xiàn)在我們新增了專有的寬振幅LVDS或WA-LVDS加入產(chǎn)品陣容。本技術(shù)說(shuō)明解釋了這四個(gè)差分時(shí)鐘的特性。

2.差分時(shí)鐘概述

① LV-PECL

LV-PECL代表“低壓正發(fā)射極耦合邏輯”。正如你從“發(fā)射器”一詞中看到的，它是一個(gè)由雙極晶體管組成的輸出驅(qū)動(dòng)器。由于ECL（LV-PECL的詞根）需要負(fù)電源，因此添加了“正”一詞來(lái)強(qiáng)調(diào)驅(qū)動(dòng)器使用正電源運(yùn)行。在一款電源電壓為3.3V的產(chǎn)品問世后，又增加了“低壓”一詞。如今，由于可在3.3V或更低電壓下工作的產(chǎn)品變得相當(dāng)普遍，“LV-”經(jīng)常被省略。

LV-PECL適用于高速操作，因?yàn)檩敵鼍w管在不關(guān)斷的情況下工作，如稍后所述。此外，由于振幅相對(duì)較大，因此具有低相位噪聲特征，以及出色的抗噪性。

② LVDS

LVDS代表“低壓差分信號(hào)”。顧名思義，LVDS的特點(diǎn)是低振幅操作。LVDS最初主要由美國(guó)國(guó)家半導(dǎo)體公司（后來(lái)被德州儀器公司收購(gòu)）開發(fā)。它于1994年由ANSI/TIA/EIA標(biāo)準(zhǔn)化，目前用于許多電子設(shè)備。

最常見的振幅水平為0.35 V（典型值）。通過保持低振幅，實(shí)現(xiàn)了低驅(qū)動(dòng)器電流的高速操作。低電流消耗是LVDS的主要優(yōu)勢(shì)。然而，由于振幅低，其相位噪聲趨于惡化。此外，必須注意的是，接收器需要相當(dāng)大的功率才能將振幅擴(kuò)展到所需的水平，在此過程中相位噪聲可能會(huì)降低。

③ HCSL

HCSL代表“高速電流轉(zhuǎn)向邏輯”。該名稱來(lái)源于電流輸出路徑在正負(fù)輸出端子之間交替控制的電路結(jié)構(gòu)。這種方法是在PCI Express標(biāo)準(zhǔn)中提出的，至今仍然是一種主要的應(yīng)用。調(diào)整愛普生提供的HCSL驅(qū)動(dòng)器的輸出波形，使邊緣速率適當(dāng)或不太陡峭。這是因?yàn)橛糜赑CI Express的時(shí)鐘頻率通常為100 MHz，并且需要為該頻率擬合邊緣速率。因此，盡管幅度水平幾乎與LV-PECL相同，但相位噪聲與之相比有些不利。

④ WA-LVDS

近年來(lái)，ASIC和SOC上的時(shí)鐘接收器越來(lái)越定制化，因此上述標(biāo)準(zhǔn)差分時(shí)鐘并不總是合適的。因此，愛普生最近發(fā)布了寬振幅LVDS（WA-LVDS），以提供具有卓越性能和靈活性的差分時(shí)鐘。

WA-LVDS保持了LVDS負(fù)載連接的簡(jiǎn)單性，并為偏移電壓和信號(hào)幅度提供了靈活性。偏移電壓電平和幅度可以分別從四個(gè)電平和十個(gè)電平中選擇（細(xì)節(jié)將在后面描述）。因此，在許多情況下，您可以將時(shí)鐘直接連接到LSI，而不需要額外的組件。當(dāng)然，與電容器的交流耦合也是可能的。如果選擇大振幅，電流消耗會(huì)增加，但預(yù)期相位噪聲會(huì)降低。WA-LVDS適用于低功耗和低噪聲的兩種系統(tǒng)。WA-LVDS的另一個(gè)優(yōu)點(diǎn)是它比LVDS具有更高的PSNR（電源噪聲抑制）性能。

3.差分時(shí)鐘的分類

雖然它沒有得到廣泛認(rèn)可，但差分時(shí)鐘大致分為兩種類型：電流輸出型和電壓輸出型。電流輸出類型通過使指定電流通過負(fù)載電阻器來(lái)獲得所需的輸出幅度。因此，振幅也取決于負(fù)載電阻的精度。另一方面，電壓輸出型直接向負(fù)載輸出指定的電壓。振幅與負(fù)載電阻的精度關(guān)系不大。

此外，當(dāng)從流過負(fù)載電阻的電流的角度進(jìn)行分類時(shí)，電流可分為兩種類型：純交流和交流+直流。不可避免地，包含直流組件的時(shí)鐘驅(qū)動(dòng)器需要過大的電流消耗。

基于這些組合，差分時(shí)鐘可分為四種類型，如表1所示。新開發(fā)的WA-LVDS是一種電壓輸出型，流經(jīng)負(fù)載電阻的電流是純交流電。這正是差分時(shí)鐘的理想組合。

注1：一些產(chǎn)品具有LV-PECL作為電流輸出類型的偽實(shí)現(xiàn)。

注2:Renesas（前身為IDT）專有的LP-HCSL（低功耗HCSL）是一種HCSL，但它屬于與LV-PECL相同的分類。

4.輸出電壓和電流

讓我們看看現(xiàn)有三種時(shí)鐘（即LV-PECL、LVDS、HCSL）的輸出電壓差異。請(qǐng)參考圖1。

最獨(dú)特的可能是LV-PECL。LV-PECL的輸出電壓相對(duì)于電源電壓VCC來(lái)定義。因此，輸出電壓值根據(jù)電源電壓而變化。H電平輸出電壓VOH和L電平輸出電壓VOL的規(guī)格如圖所示。無(wú)論VCC如何，差分幅度均為0.7625 V（典型值）。

對(duì)于LVDS，偏移電壓VOS被指定為1.25V，并且與電源電壓無(wú)關(guān)。差分幅度VOD為0.35V，這是三種方法中明顯最小的值。

最后一個(gè)是HCSL，其特征是L電平為0V。規(guī)范通常確定差分交叉點(diǎn)電壓VCR為0.4V。關(guān)于H電平通常沒有明確的規(guī)定。但不可避免的是，它的設(shè)計(jì)在0.8 V左右。因此，振幅水平與LV-PECL大致相同。

接下來(lái)，讓我們看看輸出電流。這里的輸出電流是指從驅(qū)動(dòng)器的輸出端子流向負(fù)載（或從負(fù)載流入）的電流，形成圖1所示的輸出電壓。請(qǐng)參考圖2。

如上所述，LV-PECL的輸出電壓取決于電源電壓，但輸出電流為與電源電壓無(wú)關(guān)。這是因?yàn)榻K端參考電壓也根據(jù)電源電壓而變化。即使輸出L電平，LV-PECL驅(qū)動(dòng)器也需要提供5.7mA。這是LV-PECL在電流消耗方面的一個(gè)主要缺點(diǎn)。

LVDS的獨(dú)特之處在于輸出電流是純交流電，因此不需要多余的電流。此外，由于峰值輸出電流限制在3.5mA的小值，LVDS適用于低功耗應(yīng)用。LVDS的純交流電流輸出還可以將時(shí)鐘信號(hào)與電容器進(jìn)行交流耦合。

HCSL在輸出L電平時(shí)不輸出電流。因此，即使輸出電壓幅度為與LV-PECL相比輸出電流要低得多。

5.電路操作和端接方法

接下來(lái)，讓我們?cè)敿?xì)解釋每種類型的電路操作以及如何連接負(fù)載。

① LV-PECL

LV-PECL的典型端接方法如圖3所示。規(guī)定50Ω端子必須連接到VCC?2 V，而不是接地。由于電勢(shì)VCC?2 V必須由用戶創(chuàng)建，因此時(shí)鐘接收電路會(huì)有點(diǎn)復(fù)雜。

流過H和L電平輸出負(fù)載的電流（如圖2所示）分別計(jì)算如下

從上述公式可以理解，從輸出端子輸出的電流總計(jì)為26.65mA。

僅為此終端提供VCC?2 V的恒壓源是不切實(shí)際的。因此，通常采用另一種方法。圖4顯示了所謂的Y偏置終止，這是一種方法，其中26.65 mA的電流流過電阻器，產(chǎn)生相當(dāng)于VCC?2 V的電壓。電阻值RT必須根據(jù)圖中所示的VCC設(shè)置。如果VCC=3.3 V，RT=49Ω；或者如果VCC=2.5V，RT=19Ω。電容器可以與RT并聯(lián)連接，使終端節(jié)點(diǎn)更理想地作為交流地。

圖5顯示了另一種方法。電阻器RT被分為兩個(gè)等效電阻器（2RT），每個(gè)電阻器都與一個(gè)負(fù)載電阻器（50Ω）集成在一起，從而減少了對(duì)兩個(gè)電阻器的需求。如果VCC=3.3V，電阻值為148Ω，如果VCC=2.5V，電阻值為88Ω。總輸出電流將與圖4相同，但從每個(gè)輸出端子流出的電流值不同，這將導(dǎo)致電壓值略有偏差。此外，由于電路沒有端接至50Ω的交流地線，因此該端接不能應(yīng)用于傳輸線的末端。只有當(dāng)時(shí)鐘驅(qū)動(dòng)器和接收器電路放置在附近時(shí)，它才適用。此外，請(qǐng)注意，愛普生不保證使用這種終止方法的時(shí)鐘特性。

最后，我們將介紹一種名為Thevenin終止的技術(shù)。這需要四個(gè)電阻器，但最簡(jiǎn)單。如圖6的左圖所示，假設(shè)電壓VCC被兩個(gè)電阻器R1和R2分壓，中點(diǎn)節(jié)點(diǎn)被取出。如果我們用戴維南定理變換這個(gè)電路，我們將得到右邊的等效電路?？梢钥闯?，在節(jié)點(diǎn)處等效地產(chǎn)生了VCC-2 V和50Ω。將此電路應(yīng)用于圖3中的負(fù)載電路，結(jié)果如圖7所示。這就是所謂的戴維南終止。使用此技術(shù)時(shí)，VCC電源的輸出阻抗必須相對(duì)于R1的值保持足夠低。此外，您需要小心VCC中的噪聲，因?yàn)樗赡軙?huì)降低時(shí)鐘質(zhì)量。

接下來(lái)，讓我們檢查圖8所示的LV-PECL驅(qū)動(dòng)器的內(nèi)部電路配置。輸出級(jí)是具有公共集電極的開放發(fā)射極配置。這是一種通常被稱為“發(fā)射極跟隨器”的電路，因?yàn)榘l(fā)射極電勢(shì)會(huì)隨著基極電勢(shì)而變化。通過用MOS晶體管切換恒流“I”，VCC或VCC-0.8V交替施加到雙極晶體管的基極端子。

圖9展示了如何確定LV-PECL的輸出電壓和電流。通過雙極晶體管的電流IBJT和通過負(fù)載電阻器的電流IL使用輸出電壓VOUT作為參數(shù)表示。輸出電壓和電流在兩者相互平衡的點(diǎn)上確定。

如果基極電壓VB等于VCC，則IBJT將是圖上的紅線。當(dāng)VOUT為VCC?0.9525 V時(shí)，IBJT和IL必須平衡，并且根據(jù)LV-PECL規(guī)范，該點(diǎn)的電流值必須為20.95 mA。為了滿足這些特性，調(diào)整雙極晶體管的尺寸。當(dāng)該晶體管的基極電壓降至VCC-0.8V時(shí)，IBJT會(huì)跟隨一條藍(lán)線。在這種情況下，當(dāng)VOUT為VCC-1.715V時(shí)，IBJT和IL是平衡的，此時(shí)的電流值為5.7mA。這樣，就滿足了LV-PECL的L電平規(guī)格。

如果負(fù)載電阻偏離50Ω，IL圖（黑線）的斜率將增加或減小。但是，您可以理解，即使在這種情況下，輸出電壓的變化量也很小。從這個(gè)特征可以說(shuō)LV-PECL是一種電壓輸出型驅(qū)動(dòng)器。請(qǐng)注意，最近愛普生的LV-PECL驅(qū)動(dòng)器使用MOS晶體管而不是雙極晶體管。在這種情況下，實(shí)現(xiàn)了與圖8中略有不同的獨(dú)特電路配置，但這里將省略其說(shuō)明。

順便說(shuō)一句，你可能會(huì)覺得奇怪，VOH和VOL被指定為小數(shù)點(diǎn)后3到4位的非常詳細(xì)的數(shù)字。這可能是因?yàn)橐?guī)格被設(shè)置為模仿首次發(fā)布的產(chǎn)品的特性。實(shí)際上，這些數(shù)字因制造商和產(chǎn)品而異，因此請(qǐng)?jiān)谶x擇產(chǎn)品時(shí)查看數(shù)據(jù)表。

一些LV-PECL驅(qū)動(dòng)器使用電流輸出型電路，如圖10所示。如果負(fù)載為50Ω，則可以獲得與電壓型相同的結(jié)果，但圖5所示的簡(jiǎn)單端接方法不能應(yīng)用于這種類型的驅(qū)動(dòng)器。這種電路的缺點(diǎn)是，與射極跟隨器電路相比，它往往更容易受到寄生電感的影響。因此，振鈴可能會(huì)疊加在時(shí)鐘波形上。愛普生過去在一些SAW振蕩器中使用這種電路，但現(xiàn)在所有的LV-PECL都統(tǒng)一為電壓輸出型。

② LVDS

LVDS端接方法如圖11所示。由于LVDS的輸出電流是純交流電，因此50Ω負(fù)載連接到浮動(dòng)節(jié)點(diǎn)，如左圖所示。該節(jié)點(diǎn)恒定在1.25V，因此被認(rèn)為是交流接地。1.25V電壓由驅(qū)動(dòng)器設(shè)置，因此不需要在接收器側(cè)提供偏置電壓。您還可以在端接節(jié)點(diǎn)連接一個(gè)電容器，使交流接地更加理想。這也可能有效地消除共模噪聲。但在通常情況下，這是不必要的。在許多情況下，兩個(gè)50Ω電阻器可以用一個(gè)100Ω電阻器代替，以創(chuàng)建差分100Ω終端，如右圖所示。

由于LVDS的輸出電流是純交流，因此可以與交流耦合電容器一起使用，如圖12所示。電容器可以插入傳輸線的發(fā)射側(cè)或接收側(cè)。在這種情況下，您需要在接收側(cè)準(zhǔn)備偏置電壓Vb。Vb的值可以根據(jù)接收電路的規(guī)格任意設(shè)置。Vb需要是一個(gè)足夠低的阻抗電壓源，以保證50Ω的端接，或者相反，需要足夠高的阻抗，以保證100Ω的差分端接。您還可以使用圖7所示的Thevenin終端。

請(qǐng)注意，如果時(shí)鐘占空比偏離50%，輸出電流中會(huì)出現(xiàn)直流分量。在這種情況下，電荷可能會(huì)積聚在交流耦合電容器中，導(dǎo)致波形變化。變化程度取決于產(chǎn)品的電路設(shè)計(jì)，因此請(qǐng)?jiān)谑褂们白屑?xì)檢查。

圖13顯示了LVDS驅(qū)動(dòng)器的內(nèi)部電路配置。它由一個(gè)3.5mA的恒流源、四個(gè)MOS開關(guān)和一個(gè)使用有源元件的可變電阻器組成。圖13中的中心和右側(cè)數(shù)字顯示了電流路徑的切換操作。通過在這兩種狀態(tài)之間交替，交流電流流過負(fù)載。

3.5mA的恒定電流始終流過電阻器，因此可以通過改變其電阻來(lái)調(diào)節(jié)偏移電壓VOS。LVDS驅(qū)動(dòng)器具有CMFB（共模反饋）電路，其功能是將VOS保持在1.25 V。有三種類型的CMFB電路：一種監(jiān)測(cè)實(shí)際輸出波形，一種從IC內(nèi)驅(qū)動(dòng)器電路的副本估計(jì)VOS，以及兩者的混合類型。

③ HCSL

HCSL終止方法如圖14所示。圖的左側(cè)顯示了接收側(cè)端接的示例。這是一種簡(jiǎn)單、易于理解、問題較少的終止方法。高電平輸出側(cè)的負(fù)載由HCSL驅(qū)動(dòng)器提供16mA的電流，產(chǎn)生0.8V的幅度。低電平輸出側(cè)負(fù)載的電流供應(yīng)被切斷，電壓變?yōu)榈仉娖健?/p>

PCI Express標(biāo)準(zhǔn)中規(guī)定了另一種端接方法，如圖14右側(cè)所示。驅(qū)動(dòng)器側(cè)提供端接電阻器，驅(qū)動(dòng)器的電流輸出分為兩個(gè)方向：50Ω負(fù)載和接收電路。在接收器端，波形被全反射，因此振幅加倍，形成振幅為0.8V的波形。反射波形被50Ω吸收，但由于連接了HCSL驅(qū)動(dòng)器，阻抗略低于50Ω。為了使驅(qū)動(dòng)器在節(jié)點(diǎn)上不那么顯眼，在驅(qū)動(dòng)器的輸出端插入了33Ω電阻器。然而，即使采用這種方法，也很難確保完美的阻抗匹配。因此，一些波形將在驅(qū)動(dòng)器側(cè)重新反射。因此，接收器端子處的波形根據(jù)傳輸線的電長(zhǎng)度而變化。你必須在設(shè)計(jì)電路時(shí)考慮到這種行為。波形可以通過以下方式進(jìn)行模擬時(shí)鐘制造商提供的IBIS型號(hào)。

圖14中的端子基于差分100Ω?jìng)鬏?，但也可以使用差?5Ω。這樣做的目的是通過縮小傳輸線之間的間距來(lái)減小電路板的尺寸，或者減小板的厚度。在這種情況下，電阻必須為42.5Ω而不是50Ω，27Ω而不是33Ω。由于必須保持電壓振幅，因此需要輸出電流的（100/85）倍。

圖15顯示了HCSL驅(qū)動(dòng)器的內(nèi)部電路配置。它具有簡(jiǎn)單的配置，其中16mA的恒定電流通過MOS開關(guān)交替施加到兩個(gè)輸出端子。該電路與圖10中的電路非常相似，去掉了無(wú)用的5.7mA恒流源。

恒流源的交流阻抗理想情況下為∞，MOS開關(guān)的交流阻抗理論上為0（處于導(dǎo)通狀態(tài)）或∞（處于關(guān)斷狀態(tài)），因此即使在圖14右側(cè)所示的連接情況下，HCSL驅(qū)動(dòng)器基本上也不會(huì)導(dǎo)致阻抗失配。然而，寄生電容等因素會(huì)破壞理想狀態(tài)，因此阻抗失配在實(shí)際中是不可避免的。

④ WA-LVDS

WA-LVDS的端接方法與LVDS相同，請(qǐng)參考圖11或圖12。在LVDS具有AC耦合負(fù)載的情況下，如果占空比偏離50%，則會(huì)產(chǎn)生DC電流，并且擔(dān)心電荷會(huì)積聚在電容器中。由于WA-LVDS是一種電壓輸出型，其優(yōu)點(diǎn)是此類問題較少。

使用LVDS時(shí)，偏移電壓（VOS）固定為1.25 V，差分輸出電壓（VOD）固定為0.35 V，但使用WA-LVDS時(shí)，您可以分別從4個(gè)電平和5個(gè)電平中進(jìn)行選擇，如下表所示?？蛇x值取決于電源電壓VCC。交流耦合時(shí)，選擇一個(gè)接近VCC/2的VOS值。

圖16顯示了WA-LVDS驅(qū)動(dòng)器的內(nèi)部電路配置。N型MOS晶體管連接到VCC側(cè)，P型MOS晶體管接地側(cè)，源極端子連接到輸出端。這是一種稱為源極跟隨器電路的配置，類似于LV-PECL的發(fā)射極跟隨器。輸出電壓電平取決于輸入到柵極端子的IN+和IN-的電勢(shì)。實(shí)現(xiàn)了一種獨(dú)特的電路來(lái)控制輸入幅度電勢(shì)，以滿足所需的VOS和VOD。電流路徑切換操作如圖16的中心和右側(cè)圖所示。它的行為類似于LVDS。

參考圖17，讓我們看看WA-LVDS輸出電壓和電流是如何確定的。他們是由流過N型MOS晶體管的電流IDN、流過100Ω負(fù)載電阻的電流IL和流過P型MOS晶體管中的電流IDP之間的平衡決定。

圖17中的圖表顯示了輸出VOS=1.25V和VOD=0.8V波形的狀態(tài)。IDN和IDP由每個(gè)MOS晶體管的柵源電壓決定。當(dāng)電源電壓改變時(shí)，所有電流值都會(huì)改變。假設(shè)VSN和VSP將流過IDN和IDP的相同電流（圖中為8mA）。如果VSN和VSP之間的差值是電流值的100倍（圖中為0.8V），則IL也將具有相同的電流值，電路將處于平衡狀態(tài)。

通過適當(dāng)?shù)卣{(diào)整MOS晶體管VGN和VGP的柵極電壓，可以任意設(shè)置上述平衡點(diǎn)，從而可以滿足所需的偏移電壓VOS和差分輸出電壓VOD。WA-LVDS驅(qū)動(dòng)器IC中實(shí)現(xiàn)了用于此目的的內(nèi)部調(diào)整機(jī)制。

6.輸出幅度、輸出電流和抖動(dòng)之間的相關(guān)性

讓我們比較一下上述四種方法的輸出幅度和輸出電流之間的相關(guān)性。請(qǐng)參見圖18。

WA-LVDS（藍(lán)色●）有10個(gè)圖，因?yàn)椴罘州敵鲭妷篤OD可以在10個(gè)步驟中切換。波形形成方法與LVDS相同，因此當(dāng)VOD為0.35V時(shí)，它與LVDS匹配。每次振幅增加時(shí)，電流都會(huì)增加，但即使VOD為0.8V，輸出電流也會(huì)保持在8mA。這是因?yàn)檩敵鲭娏魇羌兘涣麟姟?/p>

相比之下，即使振幅在0.8 V時(shí)相同，HCSL也需要兩倍的電流，即16 mA。LV-PECL需要26.65 mA的電流，即使其振幅稍小。通過這樣的比較，你可以看到WA-LVDS的效率有多高。

WA-LVDS測(cè)量的相位抖動(dòng)示例如圖19所示?？梢郧宄乜吹?，相位抖動(dòng)隨著差分幅度VOD的增加而減小。因此，如果電路的電流消耗不受限制，更高的差分幅度VOD是獲得更高電路性能的更好選擇

7.結(jié)論

我們解釋了LV-PECL、LVDS和HCSL三種驅(qū)動(dòng)器的特點(diǎn)和使用方法，以及新開發(fā)的WA-LVDS。愛普生計(jì)劃在未來(lái)擴(kuò)大WA-LVDS產(chǎn)品線。如果您對(duì)本技術(shù)說(shuō)明的內(nèi)容有任何疑問，請(qǐng)根據(jù)以下信息與我們聯(lián)系。