0
  • 聊天消息
  • 系統(tǒng)消息
  • 評論與回復(fù)
登錄后你可以
  • 下載海量資料
  • 學(xué)習(xí)在線課程
  • 觀看技術(shù)視頻
  • 寫文章/發(fā)帖/加入社區(qū)
會員中心
創(chuàng)作中心

完善資料讓更多小伙伴認(rèn)識你,還能領(lǐng)取20積分哦,立即完善>

3天內(nèi)不再提示

Vivado中的Incremental Compile增量編譯技術(shù)詳解

Hx ? 作者:工程師陳翠 ? 2018-07-05 06:06 ? 次閱讀

Incremental Compile增量編譯是Vivado提供的一項高階功能。目的旨在當(dāng)設(shè)計微小的改變時,重用綜合和布局布線的結(jié)果,縮短編譯時間。

下圖是增量編譯的流程:

Vivado中的Incremental Compile增量編譯技術(shù)詳解

增量編譯需要已經(jīng)編譯完成的原始設(shè)計的dcp文件作為參考,當(dāng)我們在原始設(shè)計上做微小的改動時,就可以使用增量編譯的流程。這些改動包括:

- RTL代碼的微小修改

- 網(wǎng)表的微小修改,比如增加或者改變ILA

在Vivado里面,使能IncrementalCompile的方式非常簡潔,在Impl run上右鍵選擇“Set Incremental Compile…”,然后設(shè)置相應(yīng)的參考dcp文件即可:

Vivado中的Incremental Compile增量編譯技術(shù)詳解

Tips:

1. 當(dāng)參考設(shè)計和當(dāng)前設(shè)計的相似度大于95%的時候,最適合用增量編譯技術(shù)

相似度低于75%時,工具會關(guān)閉增量編譯

2. 有些時候,即使很小的RTL改動,也會造成網(wǎng)表的巨大差異。比如

a) 改變HDL中的某些全局常量

b) 增加總線的位寬

聲明:本文內(nèi)容及配圖由入駐作者撰寫或者入駐合作網(wǎng)站授權(quán)轉(zhuǎn)載。文章觀點僅代表作者本人,不代表電子發(fā)燒友網(wǎng)立場。文章及其配圖僅供工程師學(xué)習(xí)之用,如有內(nèi)容侵權(quán)或者其他違規(guī)問題,請聯(lián)系本站處理。 舉報投訴
  • Vivado
    +關(guān)注

    關(guān)注

    19

    文章

    804

    瀏覽量

    66224
收藏 人收藏

    評論

    相關(guān)推薦

    淺析可提升Vivado編譯效率的增量編譯方法

    增量編譯:使用增量編譯滿足最后時刻 HDL 變動需求,僅針對已變動邏輯進(jìn)行布局布線,從而可節(jié)省時間。
    的頭像 發(fā)表于 12-13 10:14 ?5303次閱讀

    Altium如何放置compile mask(編譯屏蔽)

    方法步驟如下:原理圖界面上place(放置)-->directives(指示)-->compile mask(編譯屏蔽),拖動鼠標(biāo),框住不需編譯的電路。 取消的方法:不需要刪除,之需要在編譯
    發(fā)表于 09-17 14:08

    誰能縮短大容量FPGA的編譯時間?增量編譯QIC!

    增量編譯Incremental Compilation)是ALTERA為解決大容量FPGA設(shè)計編譯時間太長的問題給出的一個新式工具!在本文中我們將闡述QIC在縮短
    發(fā)表于 12-25 11:26 ?4903次閱讀

    Vivado Design Suite 2015.3的新功能介紹

    了解Vivado實現(xiàn)2015.3的新增量編譯功能,包括更好地處理物理優(yōu)化和自動增量
    的頭像 發(fā)表于 11-20 06:55 ?2569次閱讀

    Vivado Design Suite 2015.3新增量編譯功能介紹

    了解Vivado實現(xiàn)2015.3的新增量編譯功能,包括更好地處理物理優(yōu)化和自動增量
    的頭像 發(fā)表于 11-20 06:56 ?2804次閱讀

    引入增量編譯流程進(jìn)行調(diào)試的好處與步驟

    了解使用Vivado 2016.1引入的增量編譯流程進(jìn)行調(diào)試的好處,以及在使用增量編譯實現(xiàn)時添
    的頭像 發(fā)表于 11-30 06:19 ?2974次閱讀
    引入<b class='flag-5'>增量</b><b class='flag-5'>編譯</b>流程進(jìn)行調(diào)試的好處與步驟

    Vivado 2015.3的新增量編譯功能介紹

    了解Vivado實現(xiàn)2015.3的新增量編譯功能,包括更好地處理物理優(yōu)化和自動增量
    的頭像 發(fā)表于 11-29 06:32 ?3609次閱讀

    Vivado 2015.3的新增量編譯功能

    了解Vivado實現(xiàn)2015.3的新增量編譯功能,包括更好地處理物理優(yōu)化和自動增量
    的頭像 發(fā)表于 11-30 19:24 ?4476次閱讀

    講述增量編譯方法,提高Vivado編譯效率

    當(dāng)RTL代碼修改較少時,使用增量編譯功能可以提高工程的編譯速度,Incremental Compile
    的頭像 發(fā)表于 01-22 17:27 ?9972次閱讀
    講述<b class='flag-5'>增量</b><b class='flag-5'>編譯</b>方法,提高<b class='flag-5'>Vivado</b><b class='flag-5'>編譯</b>效率

    如何在Vivado實現(xiàn)邏輯鎖定和增量編譯工程實例說明

    本文針對Vivado實現(xiàn)的邏輯鎖定和增量編譯進(jìn)行的工程實例介紹,文中有對應(yīng)工程的下載地址。友情提示:(1)增量
    的頭像 發(fā)表于 07-06 10:32 ?7039次閱讀
    如何在<b class='flag-5'>Vivado</b><b class='flag-5'>中</b>實現(xiàn)邏輯鎖定和<b class='flag-5'>增量</b><b class='flag-5'>編譯</b>工程實例說明

    Vivado綜合引擎的增量綜合流程

    Vivado 2019.1 版本開始,Vivado 綜合引擎就已經(jīng)可以支持增量流程了。這使用戶能夠在設(shè)計變化較小時減少總的綜合運行時間。
    發(fā)表于 07-21 11:02 ?1627次閱讀

    Vivadoz增量編譯與設(shè)計鎖定

    關(guān)于增量編譯所謂增量實現(xiàn),更嚴(yán)格地講是增量布局和增量布線。它是在設(shè)計改動較小的情形下參考原始設(shè)計的布局、布線結(jié)果,將其中未改動的模塊、引腳和
    發(fā)表于 12-20 19:11 ?6次下載
    Vivadoz<b class='flag-5'>中</b><b class='flag-5'>增量</b><b class='flag-5'>編譯</b>與設(shè)計鎖定

    Quartus的邏輯鎖定與增量編譯

    邏輯鎖定功能可以將FPGA的代碼模塊在固定區(qū)域?qū)崿F(xiàn),優(yōu)化時序性能,提升設(shè)計可靠性。 增量編譯功能,可以使設(shè)計更快速時序收斂,加快編譯速度。
    的頭像 發(fā)表于 05-25 11:22 ?1520次閱讀
    Quartus<b class='flag-5'>中</b>的邏輯鎖定與<b class='flag-5'>增量</b><b class='flag-5'>編譯</b>

    Vivado增量編譯的基本概念、優(yōu)點、使用方法以及注意事項

    隨著FPGA設(shè)計的復(fù)雜度不斷提高,設(shè)計人員需要選擇更為高效的設(shè)計流程來保證開發(fā)效率和減少開發(fā)成本。其中,Vivado增量編譯是一種非常重要的設(shè)計流程。本文將介紹Vivado
    的頭像 發(fā)表于 05-25 18:25 ?4553次閱讀
    <b class='flag-5'>Vivado</b><b class='flag-5'>增量</b><b class='flag-5'>編譯</b>的基本概念、優(yōu)點、使用方法以及注意事項

    Xilinx Vivado使用增量實現(xiàn)

    增量實現(xiàn)自從首次獲得支持以來,不斷升級演變,在此過程已添加了多項針對性能和編譯時間的增強(qiáng)功能。它解決了實現(xiàn)階段針對快速迭代的需求,顯著節(jié)省了編譯時間,還能確保所得結(jié)果和性能的可預(yù)測性
    的頭像 發(fā)表于 09-04 10:07 ?771次閱讀
    Xilinx <b class='flag-5'>Vivado</b>使用<b class='flag-5'>增量</b>實現(xiàn)