如何對ADC芯片的SPI通信總線的時序可能存在的偶發(fā)異常進行定位？

在設計模擬采集電路時，ADC芯片的SPI通信總線的時序可能存在偶發(fā)異常，但如果異常出現(xiàn)概率很低，我們該如何對這種異常進行定位呢？我們剛剛定位了客戶端波形異常的原因，本文正是實戰(zhàn)案例分享。

有工程師反饋：在產(chǎn)品測試過程中偶爾會出現(xiàn)通信故障，經(jīng)過系統(tǒng)性的分析，ZLG致遠電子團隊推測可能是ADC芯片的SPI通信總線時序偶發(fā)異常引起，但由于異常概率很低，我們該如何對SPI通信總線偶發(fā)的時序問題進行定位呢？

一、搭建測試環(huán)境

SPI總線測試點位于主機的主板底部，時鐘頻率大約為33MHz，屬高頻信號，所以對探頭的端接方式比較講究；為了方便測試，如圖1所示，用短線將測試點引出，探頭的地線也從前端自繞線引出，這樣可以提高信號完整性，減少示波器采樣對時序分析過程的影響。

圖1 探頭端接測試點

二、長時間監(jiān)測定位異常

ZDS4000的時序分析軟件具備長時間統(tǒng)計功能，下班后設置好示波器，對數(shù)據(jù)采集儀的SPI總線時序連續(xù)監(jiān)測一個晚上，第二天上班的時候，導出監(jiān)測分析結果，如圖2所示，一個晚上總共進行了72185次測量，其中有1347次是測量失敗的，導致異常的原因是SPI的數(shù)據(jù)建立時間不滿足后級芯片的時序要求。示波器自動保存了這1347份失敗的測試報告，打開第1345份測試報告，如圖3所示，顯示了當前建立時間為3.75ns（包含時序違規(guī)處截圖），不滿足后級芯片4ns建立時間的要求，而且歷史出現(xiàn)最差的時序是3.5ns，最好時序是8.5ns，問題得以定位。

圖2 時序分析統(tǒng)計結果

圖3 測量結果失敗報表

三、定位問題并做穩(wěn)定性驗證

通過上述測試分析，SPI總線的建立時間偏小，保持時間偏大，調整時鐘信號時序延遲6.5ns左右，就可得到較好時序分析，即將數(shù)據(jù)信號建立時間和數(shù)據(jù)信號保持時間盡可能接近。整改之后再次用時序分析軟件對SPI總線進行一夜的穩(wěn)定性測量，測量結果如圖4所示，進行了72842次時序分析，所有測試都通過，且每一項測量項都PASS。之前的問題項建立時間，最小值10.75ns，最大值13.5ns，非常完美，這顯示了 SPI總線的時序非常穩(wěn)定性。

圖4 時序分析測量結果

總結

時序的一致性和穩(wěn)定性分析，一直以來都是業(yè)界難題。當前ZLG致遠電子的時序一致性測試方案已經(jīng)免費支持I2C、SPI、I2S和MIPI-RFFE，如果您有其它時序分析的需求，也可以在后臺聯(lián)系我們，我們將第一時間反饋給研發(fā)團隊。