ADC 信號調(diào)理電路設(shè)計——必要措施、實測驗證和應(yīng)用說明

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第二章為ADC 信號調(diào)理電路設(shè)計，本文為 2.3 必要措施、2.4 實測驗證和2.5 應(yīng)用說明。

2.3 必要措施

一個完整的采集電路框圖詳見圖2.19，從傳感器或信號源到最終的ADC 數(shù)據(jù)輸出，中間需要經(jīng)過輸入范圍調(diào)整、多通道復用等信號調(diào)理環(huán)節(jié)。除ADC 自身之外，需要考慮整個采集通道鏈路的設(shè)計，才能獲得的良好采集精度。

圖2.19 典型的采集電路框圖

在設(shè)計采集通道時，需要考慮的問題有：

• 信號的大小和ADC 滿量程輸入的范圍。

• 信號的極性和ADC 輸入的極性。

• 信號的通道數(shù)，是否需要多通道同步采樣，還是采用復用輸入？

• 信號是單端輸入，還是差分輸入？

>>> 2.3.1 輸入范圍匹配

傳感器信號往往都很微弱，幅度可能只占ADC 量程的一小部分。使得最大輸入信號的幅度與ADC 量程相匹配，對于得到最大的ADC 轉(zhuǎn)換精度是重要的。假定要轉(zhuǎn)換的信號在0V 至2V 之間變化，而VREF 等于3V，則最大信號的ADC 轉(zhuǎn)換數(shù)值是2729（2.0V），詳見圖2.20。這樣，就有1366 個未使用的轉(zhuǎn)換數(shù)值，即丟失了轉(zhuǎn)換信號的精度。

圖2.20 輸入信號幅度與ADC 測量范圍

最好使用一個外部的前級放大器，這個放大器可以把輸入信號的范圍轉(zhuǎn)換至ADC 模塊的范圍。例如使用LMV358A 搭建10 倍同相放大器，使得0~300mV輸入信號，轉(zhuǎn)換到0~3V。

同樣可以使用外部的放大器搭建疊加電路，完成雙極性正負輸入，轉(zhuǎn)換成單極性輸入；搭建儀表放大器，完成差分輸入轉(zhuǎn)換成單端輸入。

>>> 2.3.2 多通道采樣設(shè)置

考慮硬件成本時，多個采集通道復用一個ADC 是常用的做法。LPC82x 具有12 路模擬輸入管腳，芯片內(nèi)部已經(jīng)是多路復用結(jié)構(gòu)，詳見圖2.21。

圖2.21 LPC82x 模擬輸入通道的多路復用等效電路

使用這種時分復用結(jié)構(gòu)時，非常容易由以下兩個問題導致精度下降：

• 通道的信號源阻抗過大導致建立時間不足，采集到的電壓值減小。

• 通道切換時間過快，多路開關(guān)公共端的寄生電容，導致相鄰通道上的信號出現(xiàn)串擾。

雖然信號源阻抗的影響已經(jīng)設(shè)計了緩沖運放徹底解決，但是考慮到成本因素，每個通道都加入一個運放有時無法接受，更合理的配置是幅值精度要求高的信號通道上使用運放，要求不高的通道上信號源直接輸入ADC 通道。

這種混合配置需考慮兩種情況：直接輸入通道為高速信號并且要求高帶寬，或者為低速信號并且要求限制帶寬。當直接輸入通道為高速信號的參考電路詳見圖2.22，為了避免通道串擾導致的電壓殘留，通道上不能并接電容，設(shè)計關(guān)鍵在于信號源阻抗與采樣速率相匹配。

圖2.22 直接輸入通道為高速信號時的多通道采樣電路

要根據(jù)采樣速率，對直接輸入通道信號源阻抗的極限值進行量化。為了方便計算，取多路復用結(jié)構(gòu)中的單個LPC82x 模擬輸入通道，等效電路詳見圖2.23。

圖2.23 LPC82x 單個模擬輸入通道的等效電路

從左至右來看，R_S 為外部信號源阻抗，C_PIN 是輸入引腳電容（基本可忽略），R_SWITCH為多路復用開關(guān)電阻+采樣開關(guān)導通電阻，C_SAMPLE 為采樣電容。采樣期間開關(guān)閉合，R_S、R_SWITCH、C_SAMPLE 構(gòu)成單極點RC 網(wǎng)絡(luò)，它的時間常數(shù)可以表示為：

假設(shè)在采樣剛開始時，采樣電容上電壓為0，電容上電壓與上升時間的關(guān)系可以表示為：

由此可見，可以根據(jù)變化時間確定采樣電容上的電壓達到輸入信號電壓值的百分比。假設(shè)R_S 為0，當采樣電容上的電壓為輸入電壓值的99.32%時，將有0.68%（剩余百分比）的電壓無法準確獲得，也就是說最小分辨率為0.68%，這和7.2 位的ADC 的分辨率一致。剩余百分比和ADC 位數(shù)的換算公式為log₂(1/剩余百分比)log2(1/剩余百分比)，其典型換算結(jié)果詳見表2.4。

表2.4 建立時間與ADC 精度

根據(jù)這個表的計算，如果不能給ADC 足夠的采樣時間會導致ADC 的精度降低。假設(shè)一個采樣速率為1Msps 的12 位ADC，有效的采樣時間為750ns。當R_S為0 時，750ns＞200ns，采樣電容上能獲得遠高于12 位的精度，采樣時間是足夠的。如果現(xiàn)在對信號源增加5KΩ內(nèi)阻，然后可以得到：如果要達到13bits 精度，ADC 至少需要1350ns 的采樣時間：

750ns 的采樣時間就已經(jīng)不夠了。這時，可以通過改變軟件來降低ADC 的采樣率來獲得更長的采樣時間。而判斷是否應(yīng)該降低采樣速率，以LPC82x 最高采樣速率1Msps 情況下，所允許的最高源阻抗為參考值。考慮信號建立至1/2LSB，計算過程如下：

該極限值表示，使用圖2.22 的直接輸入通道為高速信號的多通道采樣電路，最高信號源阻抗不能超過2kΩ，否則需要降低采樣速率。

當直接輸入通道為低速信號的參考電路詳見圖2.24，對源阻抗無要求，但通道兩側(cè)的相鄰輸入通道需要接地。總結(jié)多通道采樣設(shè)置方法詳見表2.5，高速信號是指需要進行波形采樣的信號，比如采集電網(wǎng)波形。低速信號是指只關(guān)注直流分量的信號，比如電源電壓、溫傳感器的輸出電壓。

圖2.24 直接輸入通道為低速信號時的多通道采樣電路

表2.5 多通道采樣電路的選擇方法

>>> 2.3.3 電源分配策略

電源噪聲是電路板上重要的噪聲源頭。為了減少干擾，建議模擬和數(shù)字部分獨立使用穩(wěn)壓器供電，詳見圖2.25。

圖2.25 模擬部分與數(shù)字部分獨立供電

>>> 2.3.4 PCB 布局布線處理

數(shù)字信號的開關(guān)噪聲是電路板上另外一大干擾源。避免干擾電路板上的數(shù)字電路干擾模擬電路，應(yīng)該遵循下面的規(guī)則：

• 模擬部分器件與數(shù)字部分器件，分區(qū)域放置，避免交叉放置，詳見圖2.26。

圖2.26 模擬器件與數(shù)字器件分區(qū)域放置

• 分割地平面，然后使模擬地平面與數(shù)字地平面在單點連接，避免通過公共的地回路引入干擾，詳見圖2.27。

圖2.27 分割地平面在單點連接

• 模擬走線與數(shù)字走線，避免靠近平行走線，如果不能避免，加地線屏蔽模擬走線，詳見圖2.28。

圖2.28 避免數(shù)字走線干擾模擬走線

2.4 實測驗證

為驗證改善方法的有效性，特制作了實際的電路板。測試LPC824 內(nèi)部ADC 的關(guān)鍵精度指標，并且與成品開發(fā)板AM824 的測試數(shù)據(jù)進行對比。主要測試數(shù)據(jù)為無噪聲分辨率、INL、失調(diào)誤差、增益誤差。

>>> 2.4.1 無噪聲分辨率

無噪聲分辨率定義為ADC 電路測量一個無噪聲的穩(wěn)定直流電壓源，統(tǒng)計多次連續(xù)采樣數(shù)據(jù)，輸出數(shù)字代碼能夠保持不跳動的位數(shù)。無噪聲電壓源使用干電池，理想情況下，輸出代碼不跳動，只有一個輸出代碼。

在原AM824 開發(fā)板上，重復測試一塊干電池200 次，獲得的數(shù)據(jù)直方圖詳見圖2.29。

圖2.29 AM824 開發(fā)板測試直流信號的代碼分布

在使用了本文改善措施的電路板上，重復測試同一塊干電池200 次，獲得的數(shù)據(jù)直方圖詳見圖2.30。

圖2.30 標準化電路板測試直流信號的代碼分布

經(jīng)過對比，發(fā)現(xiàn)原數(shù)據(jù)跳動在6 位數(shù)碼，轉(zhuǎn)換成分辨率為3 位，就是說如果使用原開發(fā)板，最多可以發(fā)揮9 位分辨率的精度。但是在新的電路板上，我們看到數(shù)據(jù)相對集中而且跳動僅僅在3 位，測量的精度更高，可以使用10 位的分辨率精度。

>>> 2.4.2 積分非線性（INL）

INL 是表征ADC 精度的一個重要參數(shù)。在ADC 的全量程范圍內(nèi)，設(shè)置輸入電壓值從小至到大，依次等間距采集一系列數(shù)據(jù)點，可以線性擬合出一條最貼近這些數(shù)據(jù)點的直線。理想情況下，ADC 是線性的，采集數(shù)據(jù)點應(yīng)該全部落在該直線上。實際的采樣數(shù)據(jù)點與擬合直線的偏離程度，則表征了ADC 的非線性。在原AM824 開發(fā)板上測試的數(shù)據(jù)詳見 表 2.6（Vref=2.5V）。

表2.6 AM824 開發(fā)板的INL 測試數(shù)據(jù)

AM824 開發(fā)板INL 數(shù)據(jù)的擬合曲線詳見圖2.31。

圖2.31 AM824 開發(fā)板INL 數(shù)據(jù)的擬合曲線

在使用了本文改善措施的電路板上，重復測試獲得的測試數(shù)據(jù)詳見表2.7（Vref=3V）。

表2.7 標準化電路板的INL 測試數(shù)據(jù)

標準化電路板INL 數(shù)據(jù)的擬合曲線詳見圖2.32。

圖2.32 標準化電路板INL 數(shù)據(jù)的擬合曲線

通過對比 表2.6 與表2.7 發(fā)現(xiàn)，在電路板上加入這些措施后，INL 得到了改善，從原來的5.3 個 LSB 改善為后來的3.6 個LSB。

>>> 2.4.3 失調(diào)與增益誤差

1. 失調(diào)誤差

失調(diào)誤差定義為第一次實際的轉(zhuǎn)換至第一次理想的轉(zhuǎn)換之間的偏差。理想情況下，第一次轉(zhuǎn)換應(yīng)該發(fā)生在輸入信號為0.5 LSB 時。失調(diào)誤差以EO 標注，測試過程如下：

調(diào)節(jié)可調(diào)電阻，產(chǎn)生連續(xù)可變的mV 級電壓值輸入到標準化電路板，觀察ADC 輸出代碼變?yōu)? 的電壓值為：2.44mV。實測電路板上基準電壓為：3047.56mV，算得1LSB =3047.56/(4096*2)=0.74mV。

2. 增益誤差

增益誤差定義為最后一次實際轉(zhuǎn)換與最后一次理想轉(zhuǎn)換之間的偏差。理想情況下，當模擬輸入電壓等于VREF-0.5LSB 時產(chǎn)生從0xFFE 至0xFFF 的變換。增益誤差以EG 標注，測試過程為：調(diào)節(jié)可調(diào)電阻，產(chǎn)生Vref 附近連續(xù)可變的電壓值輸入到標準化電路板，觀察ADC輸出代碼變?yōu)?xFFF 的電壓值為：3046.35mV。

2.5 應(yīng)用說明

總結(jié)改善后的標準化電路板和AM824 開發(fā)板的精度指標測試值詳見表2.8。

表2.8 標準化電路板與AM824 開發(fā)板的ADC 測試精度

表中數(shù)據(jù)表明，經(jīng)過上面提及到的方法改進后，除增加ADC 驅(qū)動運放導致失調(diào)電壓有略微增加之外，所有參數(shù)指標都可以有進一步的改善。在AM824 開發(fā)板中無噪聲分辨率比較低，根據(jù)公式log₂(1/跳動LSB)log2(1/跳動LSB)，在9 位左右。INL 根據(jù)公式log₂(1/誤差LSB)log2(1/誤差LSB)也是9 位。

在改進設(shè)計后的標準化電路板，片上ADC 可以發(fā)揮更好的性能指標，其無噪聲分辨率與INL 性能都提升到了10 位，適合于精度等級為0.5%的應(yīng)用。

在實際應(yīng)用中，如果用戶需要進行修改濾波器帶寬或輸入范圍等參數(shù)，可以在以下幾方面進行，只需要做一些參數(shù)上或通道電路上的調(diào)整，詳見表2.9。

表2.9 用戶參數(shù)選擇