如何避免電路設計中的“高壓脈沖”

設計電路時，很多工程師不會忘記添加各種各樣的保護電路，尤其在特別脆弱的I/O口?；蛟S你以前沒有關注到“高壓脈沖”，那么如何避免電路設計這些坑。

在產(chǎn)品設計過程中，我們往往更關注產(chǎn)品的外觀、功能、性能，而對一些細節(jié)沒有給予足夠的重視。很多時候，給產(chǎn)品造成重大問題的正是這些看似不起眼的細節(jié)問題。

我們在設計P800isp的電源電路時，重點關注了電壓幅值、紋波、負載調(diào)整率等硬性指標，而上電瞬間的情況被我們忽視了。當我們用P800isp對客戶提供的目標板上的芯片進行編程調(diào)試時，發(fā)現(xiàn)一個奇怪的現(xiàn)象：

當編程器上電穩(wěn)定后再接上目標板時，就可以對目標芯片進行擦除、編程、校驗；

當接上目標板后再給編程器上電時，對目標芯片的任何操作都會失??；

當接上目標板后再給編程器上電后，這個目標板后面不管是先上電再接線還是先接線再上電，都會編程失敗。

研發(fā)同事以身試險，用手去觸摸編程失敗的芯片，被燙得手指都起了泡。用萬用表測量發(fā)現(xiàn)編程失敗的芯片電源腳和地已經(jīng)短路了。測量編程電源的電壓正常。因此，工程師根據(jù)經(jīng)驗推測很有可能是編程器上電時編程電源有異常高壓輸出將目標芯片擊穿。用示波器捕獲編程器上電瞬間編程電源Vout的波形證實了我們的猜想。

如圖1所示，編程器上電瞬間，編程電源Vout有高達20.4V、持續(xù)時間長達150ms的脈沖輸出到目標芯片。供電電源才3.3V的目標芯片顯然無法承受這樣的高壓脈沖。

圖1 上電瞬間Vout的異常輸出

從圖2的Vout電源電路的示意圖看出Vout是由Vout_EN控制的，低電平使能Vout輸出。Vout_EN上拉到3.3V高電平，上電瞬間默認應該禁能Vout輸出的，怎么還會有這個高壓脈沖輸出呢？

圖2 Vout電源電路示意圖

從圖1可以發(fā)現(xiàn)，Vout輸出20.4V并持續(xù)近30ms后，Vout_EN才上拉到高電平禁能Vout輸出，此后Vout才逐漸降低到0V。為什么Vout_EN要比Vout滯后30ms才有效，而不是一上電就有效呢？

我們看下圖3，3.3V是由24V轉換成5V再轉換而成的，因而3.3V的產(chǎn)生需要一定時間，相應的Vout_EN也需要一定時間才能有效。正是由于這個時間差，Vout才可以輸出20.4V的高壓脈沖。

圖3 3.3V電源示意圖

要解決使能信號滯后的問題，最好的解決方案就是用輸入電源Vin作為使能電平。當輸入電源上電時，就能直接禁能Vout的輸出。在Vout_EN和Vin使能電平之間加入電平轉換電路，使3.3V電平的Vout_EN可以在程序運行后正?？刂芕out的輸出。經(jīng)過改進后，上電瞬間的高壓脈沖被完美的消除了。

圖4 改進后的Vout電源電路

所以在產(chǎn)品的設計過程中，容不得半點疏忽，具有匠心精神，才能打造出精品！