基于多堆疊直接鍵合銅單元的功率模塊封裝方法

摘要：碳化硅(SiC)功率模塊在電動(dòng)汽車(chē)驅(qū)動(dòng)系統(tǒng)中起著至關(guān)重要的作用。為了提高功率模塊的性能、減小體積、提高生產(chǎn)效率，本文提出了一種基于多堆疊直接鍵合銅(DBC)單元的功率模塊封裝方法，以并行更多的芯片。該方法利用互感對(duì)消效應(yīng)來(lái)減小寄生電感。由于新封裝中的導(dǎo)電面積增加了一倍，因此可以減小功率模塊的整體面積。整個(gè)功率模塊被分成更小的單元，以提高制造成品率，并提高設(shè)計(jì)自由度。

本文對(duì)所提出的封裝結(jié)構(gòu)提供了詳細(xì)的設(shè)計(jì)、分析和制作過(guò)程。此外，本文還提出了幾種可行的電源終端與DBC Units的連接方案。采用這種結(jié)構(gòu)，在一個(gè)商用尺寸的功率模塊中，每個(gè)相腿并聯(lián)18個(gè)芯片。仿真和雙脈沖測(cè)試結(jié)果表明，與傳統(tǒng)的封裝方式相比，該封裝方式的寄生電感減小了74.8%，占地面積減小了34.9%。

一、介紹

隨著電動(dòng)汽車(chē)的發(fā)展，人們對(duì)功率器件性能的要求不斷提高，寬禁帶器件變得越來(lái)越流行，并得到了廣泛的應(yīng)用和研究。例如，碳化硅器件具有低導(dǎo)通電阻、高開(kāi)關(guān)速度、高導(dǎo)熱性和高耐壓性，顯示出其替代硅基功率模塊的巨大潛力。然而，制造限制帶來(lái)過(guò)多的內(nèi)部缺陷，限制了單個(gè)芯片的電流傳導(dǎo)能力。因此，在大功率、大電流應(yīng)用中，電源模塊往往需要并聯(lián)大量SiC芯片，多芯片并聯(lián)的電源模塊的布局設(shè)計(jì)就顯得尤為重要。

圖1 傳統(tǒng)2D布局功率模塊結(jié)構(gòu)

由于成熟且制造工藝簡(jiǎn)單，傳統(tǒng)的2D引線(xiàn)鍵合封裝結(jié)構(gòu)仍然廣泛應(yīng)用于商用SiC功率模塊中。如圖1所示，引線(xiàn)鍵合互連具有相對(duì)較大的寄生電感，這可能會(huì)顯著限制SiC器件的開(kāi)關(guān)速度。典型的引線(xiàn)鍵合連接如圖2(a)所示。

圖2(a) 傳統(tǒng)的引線(xiàn)鍵合封裝

因此，多SiC芯片并聯(lián)的功率模塊主要存在兩個(gè)問(wèn)題：

1)功率模塊的寄生電感會(huì)帶來(lái)較大的電壓過(guò)沖，di/dt急劇增加。目前，越來(lái)越多的電動(dòng)汽車(chē)需要800V母線(xiàn)電壓來(lái)支持1200V功率模塊。出于安全原因，寄生電感越小越好。

2)更高的功率額定值需要更好的電流平衡能力和更寬的DBC傳導(dǎo)路徑。一般來(lái)說(shuō)，1mm寬的DBC設(shè)計(jì)用于傳導(dǎo)100A電流，這意味著1000A的功率模塊需要在DBC上有10mm的電流傳導(dǎo)路徑。在一篇參考文獻(xiàn)中，功率模塊的總面積估計(jì)為芯片總面積的4-5倍。更寬的傳導(dǎo)路徑可能會(huì)阻礙功率模塊設(shè)計(jì)人員控制整齊的布線(xiàn)、良好的電流共享和先進(jìn)的散熱平衡，因此，當(dāng)芯片數(shù)量增加時(shí)，整體面積增加更多，導(dǎo)致功率密度下降。

這些問(wèn)題嚴(yán)重限制了寬帶隙功率器件的應(yīng)用，進(jìn)一步制約了開(kāi)關(guān)頻率、功率密度和轉(zhuǎn)換效率的提高。因此，有必要探索新的高功率密度封裝設(shè)計(jì)來(lái)減少寄生，并改善功率模塊內(nèi)部的電流平衡。 近年來(lái)，許多研究人員提出了不同的新布局方法。如圖2(b)所示，平面封裝結(jié)構(gòu)利用DBC的寬銅箔來(lái)降低寄生阻抗并具有更高的功率密度，并且可以實(shí)現(xiàn)雙面冷卻。但平面封裝也有缺點(diǎn)：平面模組生產(chǎn)過(guò)程中需要引入注塑機(jī)等專(zhuān)用設(shè)備，導(dǎo)致工藝成熟度較低，短期內(nèi)發(fā)展受到限制。此外，并行芯片的數(shù)量也受到限制。上述原因?qū)е缕矫娼Y(jié)構(gòu)的商用模組最多只能并聯(lián)8顆芯片。

圖2(b) 平面封裝結(jié)構(gòu)

T. Huber 提出了一種1000V/200A半橋模塊，其基板類(lèi)似于多層基板，這兩種模塊都通過(guò)多個(gè)陶瓷基板實(shí)現(xiàn)了低寄生電感。然而，如圖2(c)所示，兩個(gè)模塊都焊接在兩個(gè)陶瓷基板的頂層上，這不僅使制造工藝復(fù)雜化，而且與常見(jiàn)的2D布局相比也增加了熱阻。

圖2(c) T.Huber提出的封裝結(jié)構(gòu)

如圖2(d)所示，陳等人改進(jìn)芯片位置開(kāi)發(fā)1200V/60A堆疊DBC封裝SiC功率模塊，將功率回路電感降至5nH，并將驅(qū)動(dòng)器和散熱器集成到封裝中，但這種設(shè)計(jì)容錯(cuò)能力較低，沒(méi)有考慮柵極對(duì)稱(chēng)性問(wèn)題，無(wú)法并聯(lián)多個(gè)芯片。

圖2(d) 陳等人改進(jìn)的封裝結(jié)構(gòu)

二、DBC固定單元包設(shè)計(jì)

針對(duì)上述問(wèn)題，本文提出了一種低寄生電感、小尺寸、高生產(chǎn)率的多DBC堆疊單元封裝功率模塊。如圖3所示，模塊基板由DBC堆疊而成，底部?jī)蓚€(gè)DBC上各焊接9個(gè)SiC MOSFET裸片，形成半橋電路。MOSFET的漏極焊盤(pán)通過(guò)焊料連接到底部DBC，而MOSFET的柵極和源極焊盤(pán)通過(guò)引線(xiàn)鍵合連接到頂部DBC。連接器被焊接以連接DBC 02上開(kāi)關(guān)的源極和DBC 04上開(kāi)關(guān)的漏極。DBC 02和DBC 04通過(guò)DBC 01的底部銅層連接。

圖3 模擬 DBC 單元圖示

由于這種封裝方法，整個(gè)DBC被分成更小的單元，以提高制造良率。小型DBC單元可以靈活組合，提高設(shè)計(jì)自由度并實(shí)現(xiàn)更復(fù)雜的模塊布局。另外，該方法利用互感抵消效應(yīng)，顯著降低寄生電感，在堆疊母線(xiàn)設(shè)計(jì)中得到了廣泛的應(yīng)用。如圖4所示，堆疊導(dǎo)體周?chē)拇艌?chǎng)幾乎被抵消。

圖4 堆疊母線(xiàn)導(dǎo)體周?chē)碾姶艌?chǎng)分布

SiC最重要的優(yōu)勢(shì)之一是開(kāi)關(guān)速度快，這也意味著SiC功率模塊封裝需要更低的開(kāi)關(guān)損耗。同時(shí)，寄生參數(shù)對(duì)開(kāi)關(guān)特性有顯著影響，尤其是在高開(kāi)關(guān)速度下。所提出的功率模塊單元的電流環(huán)路如圖5所示，電流在兩層中的藍(lán)色路徑中流動(dòng)，可以有效降低寄生電感。通過(guò)Ansys Q3D提取寄生電感，結(jié)果表明，所提出的電源模塊單元的寄生電感為4.74 nH。相比之下，如圖6所示，類(lèi)似額定功率的傳統(tǒng)布局模塊的寄生電感為18.84 nH。

圖5 模塊的電氣連接路徑

圖6 傳統(tǒng)布局單元 Q3D 模型

為了驗(yàn)證所提出的封裝的可行性，如圖7所示，在僅將一個(gè)芯片焊接到開(kāi)關(guān)的布局上進(jìn)行了雙脈沖測(cè)試(DPT)實(shí)驗(yàn)。圖7(a)是傳統(tǒng)布局電源模塊，圖7(b)是傳統(tǒng)模塊DPT波形，圖7(c)是建議布局電源模塊，圖7(b)是建議模塊DPT波形。經(jīng)過(guò)對(duì)比測(cè)試，傳統(tǒng)封裝功率模塊勉強(qiáng)通過(guò)了600V DPT。然而，由于寄生電感較大，柵極開(kāi)始振蕩。相反，所提出的封裝通過(guò)了800V雙脈沖測(cè)試并且具有良好的波形。

圖7 測(cè)試結(jié)果對(duì)比 (a) 傳統(tǒng)布局功率模塊 (b) 傳統(tǒng)模塊DPT波形 (c) 模擬功率模塊布局 (b) 模擬模塊DPT波形。

三、高密度SiC功率模塊設(shè)計(jì)制造

圖8顯示了所提出的電源模塊的制造過(guò)程。首先根據(jù)電路連接要求和芯片所需的定位，刻蝕4個(gè)底部DBC。然后，對(duì)芯片進(jìn)行引線(xiàn)鍵合和真空回流焊接。接下來(lái)，將頂層DBC焊接到底層DBC上形成堆疊，并將連接器焊接到需要連接的DBC上。然后，使用超聲波焊接將芯片柵極和源極焊接至頂層DBC引線(xiàn)。最后，將端子一一焊接。

圖8 所提出的電源模塊的制造過(guò)程

表Ⅰ提供了不同DBC單元之間連接的幾個(gè)詳細(xì)圖紙和特性，以及終端連接問(wèn)題。表Ⅰ第一列提供了不同堆疊DBC之間的兩個(gè)間隙通過(guò)連接器進(jìn)行焊接的解決方案，如圖9(a)所示，在不同的DBC單元之間實(shí)現(xiàn)連接，焊接點(diǎn)過(guò)多且端子不匹配。表Ⅰ第二欄提供了利用DBC底部銅片之間連接的低焊點(diǎn)設(shè)計(jì)，這在之前的設(shè)計(jì)中也提到過(guò)，但沒(méi)有考慮對(duì)稱(chēng)性問(wèn)題，導(dǎo)致不同DBC單元并聯(lián)困難，如圖9(b)所示。表Ⅰ中的第三列利用三維空間，將端子設(shè)置在DBC下方的間隙處，在端子處形成堆疊，以減少寄生電感，這也可以節(jié)省更多的芯片空間并并行多個(gè)芯片，如圖9(c)。

表Ⅰ 幾種詳細(xì)連接情況

圖9 連接的不同情況 (a) 通過(guò)連接器連接 (b) 通過(guò) DBC 本身進(jìn)行連接 (c) 堆疊式終端

為了驗(yàn)證所提出的多DBC堆疊單元封裝的可行性，如圖10所示，制作了18個(gè)并聯(lián)芯片的功率模塊單元。該開(kāi)關(guān)器件的動(dòng)態(tài)性能，如電壓振蕩、電壓過(guò)沖和開(kāi)關(guān)損耗等，可以通過(guò)圖11所示的DPT電路獲得，實(shí)驗(yàn)電路參數(shù)如表Ⅱ所示。該電路基于半橋電路，下部開(kāi)關(guān)作為被測(cè)器件。使用高壓隔離差分探頭測(cè)量漏源電壓Vds，使用Rogowski線(xiàn)圈電流探頭測(cè)量漏極電流Id。使用常規(guī)探針測(cè)量柵源電壓Vgs。上開(kāi)關(guān)管的柵極受到負(fù)電壓，因此上開(kāi)關(guān)管關(guān)斷，只有續(xù)流工作。

圖10 模擬功率模塊單元

圖11 雙脈沖測(cè)試電路

表Ⅱ 實(shí)驗(yàn)參數(shù)

雙脈沖結(jié)果波形如圖12(a)所示，第一個(gè)脈沖的導(dǎo)通過(guò)程如圖12(b)所示，第二個(gè)脈沖的關(guān)斷過(guò)程如圖12(c)所示。藍(lán)色波形是柵極驅(qū)動(dòng)信號(hào)Vgs，紅色信號(hào)是測(cè)量的開(kāi)關(guān)漏源電壓Vds ，綠色波形是漏極電流Id?？梢钥闯?，模塊已通過(guò)800V/500A的DPT。

圖12 波形結(jié)果 (a) 雙脈沖測(cè)試波形，(b) 第一個(gè)脈沖開(kāi)啟過(guò)程，(c) 第二個(gè)脈沖關(guān)閉過(guò)程

圖13 傳統(tǒng)布局模塊波形

針對(duì)傳統(tǒng)2D布局功率模塊的缺點(diǎn)，本文提出了一種SiC功率模塊采用多個(gè)DBC堆疊單元的封裝方法。詳細(xì)介紹了建議的DBC單元和電源模塊，以及提供了不同DBC之間的多種連接情況。實(shí)驗(yàn)和仿真結(jié)果表明，所提出的封裝模塊具有以下優(yōu)點(diǎn)：

1)創(chuàng)新的多DBC單元封裝設(shè)計(jì)，可有效降低寄生電感，并具有良好的電氣性能。 2)載流能力增加，相同電流下，可減少模塊的平面面積，允許更多芯片并聯(lián)。

3)與平面封裝相比，所提出的模塊工藝簡(jiǎn)單，成本降低。而且單元設(shè)計(jì)還可以提高生產(chǎn)率。

轉(zhuǎn)載：艾邦半導(dǎo)體網(wǎng)