文章來(lái)源:SPICE 模型
原文作者:若明
Verilog-A對(duì)緊湊型模型的支持逐步完善,在模型的實(shí)現(xiàn)上扮演越來(lái)越重要的角色,已經(jīng)成為緊湊模型開(kāi)發(fā)的新標(biāo)準(zhǔn)。而且Verilog-A能夠在抽象級(jí)別和應(yīng)用領(lǐng)域中擴(kuò)展SPICE建模和仿真功能,因此學(xué)會(huì)如何用Verilog-A來(lái)開(kāi)發(fā)器件模型在建模領(lǐng)域?qū)⒂葹橹匾=裉炀蛠?lái)以簡(jiǎn)單的例子來(lái)介紹如何開(kāi)發(fā)一個(gè)Verilog-A Model。
SPICE電路元件模型通常稱為緊湊型模型。它們應(yīng)該足夠簡(jiǎn)單,以提供有效的電路仿真,并足夠精確,使仿真結(jié)果對(duì)電路設(shè)計(jì)者有用。隨著在LRM 2.2中引入語(yǔ)言擴(kuò)展以支持緊湊的器件建模,Verilog-A已成為電子行業(yè)中用于開(kāi)發(fā)有源和無(wú)源半導(dǎo)體器件緊湊模型的標(biāo)準(zhǔn)語(yǔ)言。
假設(shè):
您是一個(gè)器件工程師/研究者
您需要的是一個(gè)Compact Spice Model(而不是TCAD Model)
您對(duì)一個(gè)器件的物理特性比較了解
您已經(jīng)有一組方程來(lái)描述器件端口的電壓電流特性
您需要理解的是:
什么是Compact Model
電路仿真器如何使用一個(gè)Compact Model
如何將器件的電路方程編寫為Verilog-A Model
需要了解一些常見(jiàn)的錯(cuò)誤和Debug的能力
需要知道如何測(cè)試您的Model
一個(gè)簡(jiǎn)單的例子
Amplifier Model的例子
對(duì)一個(gè)放大器建模是一個(gè)比較基礎(chǔ)的例子,但是要增加額外的效應(yīng),則是具有挑戰(zhàn)性的。如果簡(jiǎn)單的來(lái)考慮放大器,可以簡(jiǎn)單的認(rèn)為輸出為增益乘以輸入。我們從電路設(shè)計(jì)的角度,自下而上地來(lái)看一個(gè)放大器的模型:Spice晶體管級(jí)模型,功能級(jí)模型,結(jié)構(gòu)級(jí)模型,行為級(jí)模型。
Spice晶體管級(jí)模型
在晶體管級(jí)模型,首先要非常清楚最底層的放大器的電路是如何設(shè)計(jì)的,并且要有每一個(gè)最底層的元器件的Spice Model。要按照電路使用Spice語(yǔ)法描述電路,搭建Subckt Model。Spice Model多用于IC設(shè)計(jì)領(lǐng)域。
功能級(jí)模型
在功能級(jí)模型,首先要對(duì)電路功能進(jìn)行分析。以放大器為例,我們最關(guān)心的功能是其放大增益,經(jīng)過(guò)推導(dǎo),推導(dǎo)出增益,然后以Verilog-A來(lái)實(shí)現(xiàn)。
在這里gain作為放大器的參數(shù),可以改變。如下圖所示,與Spice Model比較,只反映出放大特性,沒(méi)有考慮頻率的響應(yīng)。
結(jié)構(gòu)級(jí)模型
如果在簡(jiǎn)單的增益模型的基礎(chǔ)上考慮頻率的響應(yīng),我們可以通過(guò)結(jié)構(gòu)級(jí)模型實(shí)現(xiàn)。首先,要考慮放大器對(duì)頻率的特性,通過(guò)推導(dǎo),發(fā)現(xiàn)其頻率相應(yīng)可以通過(guò)RC網(wǎng)絡(luò)來(lái)實(shí)現(xiàn)。
在這里增加RC網(wǎng)絡(luò)的參數(shù),來(lái)表征放大器對(duì)頻率的響應(yīng)。如下圖所示,通過(guò)調(diào)諧RC網(wǎng)絡(luò)參數(shù),可以達(dá)到和Spice Model接近的效果。
行為級(jí)模型
Verilog-A語(yǔ)言包括實(shí)現(xiàn)集總線性連續(xù)時(shí)間濾波器的內(nèi)置拉普拉斯變換函數(shù)。該變換用于模擬放大器的頻率效應(yīng),將其行為視為一個(gè)簡(jiǎn)單的帶通濾波器。此類模型我們可以認(rèn)為是行為級(jí)模型,通常在更頂層的系統(tǒng)級(jí)電路中使用。如下圖所示,與Spice Model比,也能夠達(dá)到接近的效果。
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原文標(biāo)題:如何利用Verilog-A 開(kāi)發(fā)器件模型?
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