高速ADC設(shè)計中采樣時鐘影響的考量

在使用高速模數(shù)轉(zhuǎn)換器 (ADC) 進行設(shè)計時，需要考慮很多因素，其中 ADC 采樣時鐘的影響對于滿足特定設(shè)計要求至關(guān)重要。關(guān)于 ADC 采樣時鐘，有幾個指標需要了解，因為它們將直接影響 ADC 性能，尤其是信噪比 (SNR)。

在本文中，我們將探討大量實驗和權(quán)衡——并尋求在工作臺上證明它們——以便讓您更好地了解下一個 ADC 時鐘設(shè)計。

時鐘權(quán)衡及其對 ADC 性能的影響

我們使用了一個帶有三個信號發(fā)生器的評估模塊，它們提供 ADC 所需的不同信號，如圖1所示。模擬和時鐘輸入均通過 10 MHz 參考信號鎖定參考，并使用帶通濾波器進行濾波，以消除來自信號發(fā)生器的任何不需要的噪聲和雜散。

圖 1 ADC 測試測量設(shè)置在實驗室中的樣子。資料來源：德州儀器

在嘗試最大限度地提高高速轉(zhuǎn)換器設(shè)計的性能時，有許多權(quán)衡。讓我們首先從源開始：實驗室中用作采樣時鐘源的信號發(fā)生器。在實驗中，我們使用了輸出功率為 +10 dBm 的 25 MHz 時鐘或信號發(fā)生器。我們在相同條件下配置每個信號發(fā)生器，以了解相對相位噪聲對轉(zhuǎn)換器性能的影響。

然后，我們利用圖 2所示的不同信號發(fā)生器以 25 MSPS 的頻率對 ADC 進行時鐘控制。對于每個測試源，我們將時鐘保持在 +10 dBm 不變，并將模擬輸入頻率 (Fin) 從 2 MHz 掃描至 30 MHz。在每個頻率點，我們將信號發(fā)生器的輸出功率水平調(diào)整為 -1 dBFS，然后測量相對于滿量程的 SNR 值（以分貝為單位）。為了保持實驗的一致性，我們始終使用性能最高的信號源作為模擬輸入源。

圖 2 ADC 的 SNR 與 Fin@-1 dBFS 的關(guān)系顯示采用不同的時鐘信號源，頻率為 25 MSPS @ +10 dBm。資料來源：德州儀器

如圖 2 所示，當(dāng)模擬頻率增加時，SNR 開始下降并惡化。這個術(shù)語稱為“抖動受限”，這意味著在某個時刻，ADC 時鐘源、時鐘信號鏈或兩者的抖動或相位噪聲將開始主導(dǎo)轉(zhuǎn)換器的整體性能，導(dǎo)致在使用噪聲更大的時鐘源操作轉(zhuǎn)換器時 ADC 的 SNR 更差。

如您所見，隨著模擬輸入頻率的增加，每個信號發(fā)生器的相位噪聲貢獻略有不同，而在較低的模擬輸入頻率下，相位噪聲的影響較小。

時鐘的斜率是影響 ADC 性能的另一個特性。時鐘沿的斜率越尖銳，減少抖動的可能性就越大。當(dāng)采樣時鐘沿穿過 ADC 的采樣閾值時，盡量減少時鐘沿的時序不確定性也很重要。

圖 3展示了使用高性能信號時鐘源和低性能信號時鐘源時 ADC 采樣時鐘斜率對 ADC 性能的影響。從圖中可以看出，當(dāng)將 25 MSPS 時鐘源的幅度水平從 +10 dBm 降低到 -15 dBm 并保持 5 MHz 和 30 MHz 模擬輸入頻率的輸出功率水平恒定時，隨著時鐘信號源變?yōu)?+5 dBm 或更小，SNR 開始下降。

圖 3 SNR 與采樣時鐘幅度的關(guān)系顯示了斜率。來源：德州儀器

請記住，每個 ADC 都有自己的靈敏度水平；因此，+5 dBm 并不涵蓋所有情況。它只適用于此 ADC 測試案例，以證明時鐘源上更銳利的轉(zhuǎn)換速率如何幫助您從 ADC 獲得最佳 SNR。

根據(jù)預(yù)期的 ADC 性能應(yīng)用時鐘權(quán)衡

相位噪聲曲線中噪聲的一個較大貢獻者是噪聲基底，也稱為寬帶噪聲。如果一個源的噪聲基底高于另一個源，則噪聲基底較高的源將增加相位噪聲曲線下的面積，從而增加指定積分帶寬的抖動值（請注意，抖動是相位噪聲的積分）。

帶通濾波器通常有助于降低時鐘信號和/或模擬輸入信號源的寬帶噪聲。它們還能過濾掉不必要的雜散信號，即使是高性能、低噪聲信號發(fā)生器也會產(chǎn)生這種雜散信號。

圖 4展示了 ADC 的 SNR 性能與模擬輸入頻率的關(guān)系，使用相同的三個信號發(fā)生器作為采樣時鐘（濾波和未濾波兩種情況）。在用于時鐘的信號發(fā)生器的輸出上應(yīng)用濾波器時，可以清楚地看到 SNR 的改善。在性能較低、本底噪聲較高的信號發(fā)生器上應(yīng)用濾波器時，情況也是如此，因為其固有相位噪聲本來就很差。

圖 4顯示了在使用不同時鐘信號源時 ADC 的濾波和無濾波的 SNR。來源：德州儀器

到目前為止，我們已經(jīng)使用信號發(fā)生器來演示時鐘信號的各種權(quán)衡。然而，在現(xiàn)實世界中，大多數(shù)設(shè)計人員都會為他們的 ADC 設(shè)計選擇特定的時鐘設(shè)備。在某些情況下，設(shè)計人員甚至可能希望使用現(xiàn)場可編程門陣列 (FPGA) 作為 ADC 的采樣時鐘，盡管我們在 TI 不建議這樣做，因為用作時鐘的 FPGA 與其他時鐘設(shè)備相比具有顯著的抖動。

為了進一步解釋 FPGA 時鐘對 ADC 性能的影響，圖 5展示了使用 FPGA 輸出時鐘為 ADC 提供時鐘時對 ADC 的 SNR 性能的影響，而其他時鐘設(shè)備則不然。具有較高相位噪聲和較高本底噪聲的時鐘源會顯著影響轉(zhuǎn)換器的性能。

圖 5這是時鐘設(shè)備和 FPGA 輸出時鐘與 ADC 的 SNR 在模擬輸入頻率上的關(guān)系。來源：德州儀器

為了實現(xiàn) ADC 數(shù)據(jù)表的 SNR，您可能需要考慮多種權(quán)衡，以優(yōu)化您的應(yīng)用的時鐘信號鏈。這可能包括使用無源巴倫實現(xiàn)而不是有源設(shè)備，因為無源巴倫會將更少的噪聲引入 ADC 或系統(tǒng)。雖然無源設(shè)備會帶來更干凈的性能，但它們有時在空間和成本方面存在劣勢。

正如我們在本文開頭提到的，具有高轉(zhuǎn)換速率的快速上升信號（例如低壓正射極耦合邏輯 (LVPECL) 或電流模式邏輯 (CML)）可使 ADC 性能優(yōu)于低壓差分信號 (LVDS)。差分式接口也更好，因為它們本身可以消除任何共模噪聲。將時鐘設(shè)備輸出配置為單端低壓互補金屬氧化物半導(dǎo)體 (LVCMOS) 信號會導(dǎo)致 ADC 的 SNR 性能降低。

選擇合適的時鐘

提供干凈、高轉(zhuǎn)換速率的時鐘源對于最大程度地提高任何 ADC 性能都至關(guān)重要。這些基本原理在使用每秒千兆采樣的 ADC 或任何高速 ADC 進行設(shè)計時也適用，盡管本文中的所有實驗案例都在每秒兆采樣的范圍內(nèi)。

了解相位噪聲和抖動之間的差異也至關(guān)重要。確保將積分帶寬上限設(shè)置為至少 Fs（我們建議為采樣頻率的兩倍），以捕獲采樣時鐘源貢獻的抖動的噪聲基底。請記住，寬帶噪聲基底是相位噪聲和抖動計算的最大噪聲貢獻者，對 ADC 的 SNR 性能影響最大。

選擇正確的時鐘有助于實現(xiàn) ADC 的預(yù)期性能，因為并非所有時鐘設(shè)備、振蕩器和信號源都是一樣的。在適當(dāng)?shù)臅r候?qū)r鐘進行濾波，有助于降低雜散、降低寬帶噪聲或兩者兼而有之。然而，使用濾波器時可能會有權(quán)衡，因為濾波器會降低時鐘沿的斜率。

遠離 FPGA 時鐘。我們知道，它們在 FPGA 結(jié)構(gòu)中設(shè)計和實現(xiàn)起來很簡單，而且是一種低成本的替代方案。但如果 ADC 的 SNR 性能是您設(shè)計的重點，那么它們就無法提供所需的性能。

選擇正確的時鐘接口也很重要。差分信號是消除時鐘信號上的共模噪聲和干擾的關(guān)鍵。使用 LVPECL 或 CML 類型的接口可獲得最佳的斜率信號質(zhì)量，而不是 LVDS 或單端 LVCMOS 時鐘信號接口。