ACS AMI：通過(guò)襯底集成和器件封裝協(xié)同設(shè)計(jì)實(shí)現(xiàn)具有極低器件熱阻的氧化鎵MOSFETs

原創(chuàng)：Xoitec 異質(zhì)集成XOI技術(shù)

來(lái)源：上海微系統(tǒng)所，集成電路材料實(shí)驗(yàn)室，異質(zhì)集成XOI課題組

1工作簡(jiǎn)介

超寬禁帶氧化鎵是實(shí)現(xiàn)超高壓、大功率、低損耗器件的核心電子材料，滿(mǎn)足新能源汽車(chē)、光伏風(fēng)電等功率模組應(yīng)用需求。然而氧化鎵熱導(dǎo)率極低，限制了氧化鎵高功率器件的發(fā)展。近日，中國(guó)科學(xué)院上海微系統(tǒng)與信息技術(shù)研究所（以下簡(jiǎn)稱(chēng)為上海微系統(tǒng)所）異質(zhì)集成XOI課題組與哈爾濱工業(yè)大學(xué)孫華銳教授課題組通過(guò)“萬(wàn)能離子刀”剝離轉(zhuǎn)移技術(shù)制備了高質(zhì)量的碳化硅基氧化鎵薄膜，并結(jié)合底部封裝技術(shù)實(shí)現(xiàn)了具有極低器件熱阻的氧化鎵MOSFETs。相關(guān)研究成果以“Extremely Low Thermal Resistance of β?Ga2O3 MOSFETs by Cointegrated Design of Substrate Engineering and Device Packaging”為題發(fā)表在Top期刊ACS Applied Materials & Interfaces上。論文共同第一作者分別為上海微系統(tǒng)所的博士生瞿振宇、趙天成與哈爾濱工業(yè)大學(xué)的博士生謝銀飛。論文通訊作者為上海微系統(tǒng)所的徐文慧助理研究員、歐欣研究員與哈爾濱工業(yè)大學(xué)的孫華銳教授。

2研究背景

氧化鎵作為第四代超寬禁帶半導(dǎo)體的代表，具有禁帶寬度寬，巴利加優(yōu)值高，大尺寸晶圓可批量制備等特點(diǎn)，在制備高性能功率器件方面潛力無(wú)限[1]。然而，氧化鎵本身的熱導(dǎo)率十分低，僅相當(dāng)于4H-SiC的約1/10，這使得基于氧化鎵的MOSFET在高功率下將產(chǎn)生嚴(yán)重的自熱效應(yīng)。通過(guò)與高導(dǎo)熱襯底進(jìn)行異質(zhì)集成已被證實(shí)是解決氧化鎵散熱問(wèn)題的有效手段[2]。在各種襯底集成方式中，離子束剝離技術(shù)不但可以大幅提升異質(zhì)集成氧化鎵材料的散熱性能，還具有批量制備的潛力。然而，與碳化硅基氮化鎵HEMT相比[3]，目前報(bào)道的碳化硅基氧化鎵MOSFET的器件熱阻仍然相對(duì)較高[4]。因此，有效的氧化鎵MOSFET熱管理策略仍然亟需開(kāi)發(fā)。

上海微系統(tǒng)所異質(zhì)集成XOI課題組與哈爾濱工業(yè)大學(xué)通過(guò)襯底集成與器件封裝的協(xié)同設(shè)計(jì)，成功實(shí)現(xiàn)器件熱阻低至4.45 K·mm/W的碳化硅基氧化鎵MOSFET制備，并通過(guò)三維拉曼圖譜與COMSOL仿真相結(jié)合實(shí)現(xiàn)對(duì)MOSFET器件內(nèi)部溫度的三維可視化，為氧化鎵大功率器件熱管理研究提供了有效的技術(shù)方案。

3研究亮點(diǎn)

通過(guò)離子束剝離技術(shù)與底部封裝技術(shù)制備碳化硅基氧化鎵晶圓的流程如圖1（a）所示，先通過(guò)H離子注入使氧化鎵中形成缺陷層，再將注入后的氧化鎵晶圓與4H-SiC晶圓進(jìn)行鍵合形成異質(zhì)晶圓。在后續(xù)退火過(guò)程中氧化鎵晶圓會(huì)沿著缺陷層斷裂，從而得到異質(zhì)集成的碳化硅基氧化鎵薄膜。對(duì)該薄膜進(jìn)行拋光后按照?qǐng)D1（b）的流程進(jìn)行MOSFET的制備，所得器件標(biāo)記為GaOSiC MOSFET。以同樣的流程在商業(yè)的同質(zhì)外延氧化鎵片上進(jìn)行MOSFET的制備，稱(chēng)為Homo. GaO MOSFET。在完成MOSFET的制備后，通過(guò)用銀漿的燒結(jié)使裸片固定在Cu/AlN/Cu基板上，完成器件的底部封裝，其流程與最終的器件結(jié)構(gòu)如圖1（c）所示。

圖1 （a）異質(zhì)集成GaOSiC晶圓的制備流程；(b) Homo. GaO MOSFET和GaOSiC MOSFET的制備流程；（c）銀漿燒結(jié)過(guò)程與器件結(jié)構(gòu)示意圖。

圖2（a）展示了通過(guò)離子束剝離制備得到的GaOSiC異質(zhì)界面，通過(guò)對(duì)等離子激活程序進(jìn)行優(yōu)化，其界面非晶層密度得到很好的控制，僅為~1 nm。良好的界面使得界面處的熱輸運(yùn)變得更加有效，圖2（b）展示了利用TTR表征的GaOSiC與Homo. GaO晶片的熱輸運(yùn)性質(zhì)，提取得到GaOSiC晶片中氧化鎵層熱導(dǎo)率為6.5 ± 0.6 W/m·K，相比于Homo. GaO晶片中的11.6 ± 0.2 W/m·K略有下降，這主要是由異質(zhì)集成氧化鎵薄膜中聲子與界面散射所致。由于界面處極薄的非晶層厚度，Ga2O3/4H-SiC界面熱阻低至6.67 ± 2 m2·K/GW，是目前已報(bào)道的最低值。

圖2 （a）Ga2O3/4HSiC界面的HRTEM圖像；（b）GaOSiC與Homo. GaO晶片300 K時(shí)的歸一化瞬態(tài)熱反射曲線(xiàn)。

為了對(duì)氧化鎵功率器件進(jìn)行有效熱管理，利用三維拉曼測(cè)試與COMSOL仿真相結(jié)合實(shí)現(xiàn)對(duì)GaO器件內(nèi)部溫度可視化分析。通過(guò)更改激光聚焦位置與深度測(cè)得器件中不同位置的拉曼圖譜，并通過(guò)拉曼峰位置的偏移提取出該點(diǎn)的溫度，并對(duì)COMSOL仿真結(jié)果進(jìn)行校準(zhǔn)可實(shí)現(xiàn)工作狀態(tài)下器件中的3D溫度分布。圖3（a）和（b）分別展示了通過(guò)器件表面的橫向溫度分布與柵極靠漏極側(cè)邊緣的縱向溫升分布，在相同功率下，Homo. GaO MOSFET中的溫升顯著高于GaOSiC MOSFET，并且熱量集中在表面的柵極靠漏極側(cè)邊緣。圖3（c）和（d）則展示了同為5.68 W/mm的功率密度下COMSOL仿真所得的Homo. GaO MOSFET和GaOSiC MOSFET的溫升分布，可以明顯看出相較于Homo. GaO MOSFET，GaOSiC MOSFET中的溫度更低且分布更加均勻。

圖3 Homo. GaO MOSFET和GaOSiC MOSFET的（a）橫向（b）縱向溫升分布；仿真得到的功率為5.68 W/mm下（c）Homo. GaO MOSFFET和（d）GaOSiC MOSFET的三維溫升分布（交叉位置為拉曼測(cè)量位置）。

圖4（a）中對(duì)比了封裝前后的GaOSiC和Homo. GaO MOSFET的器件熱阻，將底部的Ga2O3襯底更換為高導(dǎo)熱的4H-SiC襯底后，其器件熱阻降低了84%，在結(jié)合底部封裝后，其熱阻更進(jìn)一步降低到了封裝前Homo. GaO MOSFET的約1/10，僅為4.45 K mm/W。如圖4（b）所示，該結(jié)果與金剛石基GaN HEMT相當(dāng)，為目前氧化鎵MOSFET的最低值，證實(shí)了襯底集成與器件封裝的協(xié)同設(shè)計(jì)對(duì)于提升器件散熱性能的有效性。

圖4 （a）封裝前后的Homo. GaO MOSFET和GaOSiC MOSFET熱阻對(duì)比；（b） 本工作的氧化鎵MOSFET與已報(bào)道的氧化鎵MOSFET和氮化鎵HEMT器件熱阻對(duì)比。

4總結(jié)與展望

本工作中，我們通過(guò)襯底集成和器件封裝的協(xié)同設(shè)計(jì)，成功地開(kāi)發(fā)了一種用于氧化鎵器件的熱管理策略。通過(guò)工藝優(yōu)化，實(shí)現(xiàn)了非晶層厚度僅為~1 nm的高質(zhì)量GaOSiC異質(zhì)界面，其界面熱阻僅為6.67 ± 2 m2·K/GW。利用三維拉曼測(cè)試與COMSOL仿真相結(jié)合實(shí)現(xiàn)對(duì)實(shí)際工作條件下氧化鎵器件內(nèi)部溫度的可視化分析，發(fā)現(xiàn)Homo. GaO MOSFET中的溫度更高且集中，GaOSiC MOSFET的溫度更低且更均勻。結(jié)果表明，底部封裝的GaOSiC MOSFET的器件熱阻可顯著降低到未封裝的Homo. GaO MOSFET的約10%。該工作為大功率和射頻氧化鎵器件的熱管理提供創(chuàng)新的解決方案。

5原文傳遞

文章鏈接：
https://doi.org/10.1021/acsami.4c08074

6參考文獻(xiàn)

[1] Pearton, S. J.; Yang, J.; Cary, P. H.; Ren, F.; Kim, J.; Tadjer, M. J.; Mastro, M. A. A Review of Ga2O3 Materials, Processing, and Devices. Appl. Phys. Rev. 2018, 5, 011301.[2] Xu, W.; You, T.; Wang, Y.; Shen, Z.; Liu, K.; Zhang, L.; Sun, H.; Qian, R.; An, Z.; Mu, F.; Suga, T.; Han, G.; Ou, X.; Hao, Y.; Wang, X. Efficient Thermal Dissipation in Wafer-scale Heterogeneous Integration of Single-crystalline β-Ga2O3 Thin Film on SiC. Fundamental Res. 2021, 1, 691?696.[3] Pomeroy, J. W.; Bernardoni, M.; Dumka, D. C.; Fanning, D. M.; Kuball, M. Low Thermal Resistance GaN-on-diamond Transistors Characterized by Three-dimensional Raman Thermography Mapping. Appl. Phys. Lett. 2014, 104, 083513.[4] Song, Y.; Bhattacharyya, A.; Karim, A.; Shoemaker, D.; Huang, H. L.; Roy, S.; McGray, C.; Leach, J. H.; Hwang, J.; Krishnamoorthy, S.; Choi, S. Ultra-wide Band Gap Ga2O3-on-SiC MOSFETs. ACS Appl. Mater. Interfaces 2023, 15, 7137?7147.

【近期會(huì)議】

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審核編輯 黃宇