Stratix IV內(nèi)嵌DPA電路的基本結(jié)構(gòu)分析

不論從哪個(gè)角度看，今天的現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)，都顯得“鶴立雞群”，真是非常棒的器件。如果在這個(gè)智能時(shí)代，在這個(gè)領(lǐng)域，想擁有一技之長(zhǎng)的你還沒(méi)有關(guān)注FPGA，那么世界將拋棄你，時(shí)代將拋棄你。本公眾號(hào)作者ALIFPGA，多年FPGA開(kāi)發(fā)經(jīng)驗(yàn)，所有文章皆為多年學(xué)習(xí)和工作經(jīng)驗(yàn)之總結(jié)。

StratixIV內(nèi)嵌DPA電路的基本結(jié)構(gòu)

Altera DPA電路特點(diǎn)如下。

可以放松高速接口對(duì)時(shí)鐘到數(shù)據(jù)通道和數(shù)據(jù)通道之間對(duì)Skew的嚴(yán)格要求。

最高支持1.6Gbit/s應(yīng)用。

專用硬件DPA 電路實(shí)現(xiàn)連續(xù)采樣、時(shí)鐘對(duì)齊等功能。

CDR為可選功能。

AlteraStratix II DPA電路的性能指標(biāo).